Множительно-делительное устройство

Множительно-делительное устройство

Иллюстрации

Показать все

Реферат

 

МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО по авт. св. № 554540, отличающееся тем, что, с целью повышения точности, в него введен сумматор, первый вход которого подключен к выходам выходных ключей второго и третьего интеграторов, второй вход подключен к входу второго сомножителя устройства, а выход сумматора является выходом устройства.

CQOS СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (Н) 3(Я) 4 06 G 7 161 . vs% ) ° r g), 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 554540 (21) 2646840/18-24 (22) .13.07.78 (46) 30. 05. 84. Бюл. Р 20 (7 2) Т.M. Трокашвили (7l) Институт систем управления

АН ГССР (53) 681. 335 (088 ° 8) (56) 1. Авторское свидетельство СССР

М 554540, кл. Gj 06 0 7/161, 1974 (прототип) ° (54) (57) ИНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ

УСТРОЙСТВО по авт. св. 9 554540, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введен сумматор, первый вход которого подключен к выходам выходных ключей второго и третьего интеграторов, второй вход подключен к входу второго сомножителя устройства, а выход сумматора является выходом устройства.

1095195

Изобретение предназначено для умножения и деления аналоговых напряжений и может быть использовано в аналоговых вычислительных устройствахх.

По основному авт.св. Р 554540 5 известны множительно-делительные устройства, построенные на принципе времяимпульсного преобразования (13, которые содержат первый компаратор, один вход которого че- tO рез ключ соединен с входом первого сомно><ителя,устройства, другой вход первого компаратора соединен с выходом первого интегратора,,подключенного входом к выходу второго компаратора, первый вход которого подключен к выходу первого компаратора, подсоединенному к управляющему входу ключа, второй вход второго компаратора является входом делителя устройства,. второй интегратор с входным выходным и разрядным ключами, третий интегратор с входным, выходным и разрядным ключами, элементы И-НЕ и управляющий триггер, вход которого подключен к выходу первого компаратора, первый выход управляющего триггера соединен с одними входами первого и второго элементов И-НЕ и с управляющим входом выходного ключа 30 второго интегратора, другие входы первого и второго элементов И-НЕ соединены соответственно с выходом первого компаратора и с выходом первого элемента И-НЕ, выхоцы первого и второго элементов И-НЕ соединены соответственно с управляющими входами входного и разрядного ключей второго интеграт<>ра, второй выход управляющего триггера соединен с одними входами третьего и четвертого элементов И-HE и с управляющим входом выходного ключа третьего интегратора, другие входы третьего и четвертого элементов И-НЕ соединены соответственно с выходом первого компаратора и с выходом третьего элемента И-НЕ, выходы третьего и четвертого элементов И-НЕ соединены соответственно с управляющими входами входного и разрядного ключей 50 третьего интегратора, информационные входы входных ключей второго и третьего интеграторов объединены и подключены к входу второго сомножителя устройства, выходы выходных ключей 55 второго и третьего интеграторов объединены и подключены к выходу устройства.

В укаэанном МДУ (множительно-дели-6О тельном устройстве) точность выполнения операции зависит от времени запаздывания переключающих устройств: преобразователя АВИ 7<,, блока управления « и схемы умножения . 65

С учетом суммарного запаздывания < = <,+ + интегратор схемы умножения интегоирует входной сигнал у не в течение времени 1= — >

Х

Z где Х и Š— входные сигналы преобразователя ABH а в течение времени

Х и — + <

В результате на выходе устройства получаем напряжение Х л у+ < v отличающееся от истинного на величину, у.

Цель изобретения — повышение точности работы устройства.

Указанная цель достигается тем, что в известное устройство введен первый сумматор, первый вход которого подключен к выходам выходных ключей второго и третьего интеграторов, второй вход подключен к входу второго сомножителя устройства, а выход сумматора является выходом устройства.

На чертеже приведена структурная схема множительно-делительного уст-. ройства.

Мно><ительно-делительное устройство содержит преобразователь аналог-временной интервал (АВИ) 1, имеющий ключ 2, первый компаратор 3, второй компаратор 4 и первый интегратор 5, блок управления 6, выполненный на управляющем триггере 7 и логических элементов И-НЕ 8, 9, 10 и 11, первый блок умножения 12, второй блок умножения 13, выполненные на интеграторах 14 и 15 соответственно с входны-, ми 18 и 17, выходными 18 и 19 и разрядными 20 и 21 ключами и выходной сумматор:22.

Множительно-делительное устройство работает следующим образом.

При поступлении аналоговых напряжений Х н 2 на ключ 2 и компаратор 4 на компараторе 3 происходит сравнение напряжений Х с напряжением Z ° t интегратора 5. В момент равенства этих напряжений компараторы 3 и 4 перебрасываются в состояние 0, запирается ключ 2 и интегратор 5 начинает компенсировать напряжение Z ° t.

Когда на выходе интегратора 5 напряжение становится больше О, компараторы 3 и 4 перебрасываются в состояние 1, отпирается ключ 2 и процесс циклически повторяется, при этом на выходах компаратора 3 формируются прямоугольные импульсы с равной. скважностью, период которых равен .

Х T

Е

Операция умножения-деления происходит на блоках умножения 12 и 13, интеграторы 14 и 15 которых за время длительности положительных импуль1095195

Составитель Т.Сапунова

Редактор В.Ковтун Техред A.Áàáèíåö

Корректор О.Билак

Заказ 3600/32 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г.ужгород, ул.Проектная,4 сов поочередно формируют напряжение„ пропорциональное величине.

Очередность работы интеграторов

14 и 15 определяется начальным состоянием триггера 7, который перебрасывается отрицательным фронтом каждого импульса. Например, когда триггер переходи. в состояние 1, отпирается ключ 20, управляемый элементом И-НЕ 9, и происходит разряд интегратора 14 ° В момент запи- 10 рания ключа 20 отпирается ключ 16, связанный с элементом И-НЕ 8, ч интегратор 14 за время Т/2(Х/2) ° 2 интегрирует напряжение у. В последующие отрицательный и положитель- 5 ный полупериоды ключ 18, управляемай триггером 7, открыт и на вход сумматора поступает напряжение, пропорциональное (Х/Z). у. В последу ющий отрицательный полупериод ключ

20 открыт, интегратор 14 разряжается и блок умножения 12 подготовлен для формирования нового значения (Х/Z) ° у.

Последовательность операций, выполняемых блоком умножения 13, аналогична, но сдвинута на период Т.

Запаздывание выполнения множительно-делительной операции компенсируется следующим образом. Напряжение с интегратора блока умножения

12, равное П<, складывается на сумматоре с напряжением, равным в данном случае — ь у, вследствие чего имеем и Х и л

U =. 9, — о у — ° y+ky — у, откуда

Х и

z у

Использование предлагаемого устройства позволит выполнять операции умножения-деления с высокой точностью при сниженных требованиях к переключающим элементам.