Генератор псевдослучайных последовательностей

Генератор псевдослучайных последовательностей

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН з(5р Н 03 К 3 84 .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИК ИЗОБРКТКНИЯ 1 К ABT0PCKOlVlY СВИДЕТЕЛЬСТВУ (61) 993444 (21) 3525621/18-21 (22) 20.12.82 (46) 30.05.84. Бюл. У 20 (72) В.В.Богданов, В.С.Лупиков и Б.С.Маслеников (53) 621.374.2 (088.8) (56) 1. Авторское свидетельство СССР

К 993444, кл. Н 03 К 3/84, 1981. (54)(57) 1. ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ

ПОСЛЕДОВАТЕЛЬНОСТЕЙ по авт.св.

У 993444, отличающийся тем, что, с целью увеличения быстродействия генератора, в него дополнительно введен D-триггер, информационный вход которого соединен с информационным выходом буферного запоминающего блока, а вход синхронизации которого соединен с управляющим выходом буферного запоминающего блока, выход D-триггера соединен с пятым входом блока управления и с вторым

„„SU„„1095367 А управляющим входом и-разрядного реверсивного регистра сдвига, и параллельных информационных входов которого соединены с первой группой информационных выходов буферного запоминающего блока, причем первый выход блока управления соединен также с входом модификации адреса буферного запоминающего блока.

2. Генератор по п.1, о т л и—, ч а ю шийся тем, что и-разрядный ,реверснвный регистр сцвига содержит реверсивный регистр сдвига, первый элемент ИЛИ, первый вход которого соединен с входом элемента НЕ, выход которого соединен с первым входом второго элемента ИНИ, выход которого соединен с первым управляющим входом реверсивного регистра сдвига, второй управляющий вход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с вторым входом второго элемента ИЛИ.

1095367

Изобретение относится к импульсной технике.

Известен генератор псевдослучайных последовательностей, содержащий генератор тактовых импульсов, выход которого соединен с первым входом элемента И, выход которого подключен к счетному входу вычитающего счетчика и к синхрониэирующему входу и-разряд1О ного реверсивного регистра сдвига, установочный вход которого соединен .с шиной установки, первый и второй информационные входы соединены соот» ветственно через первый и второй

I сумматоры по модулю два с соответствующими выходами п-разрядного реверсивного регистра сдвига, выходы которого также соединены с первыми входами блока элементов И, а первый вход блока управления соединен

20 с шиной установки, второй вход блока управления соединен с выходом генератора тактовых импульсов, третий вход блока управления соединен

25 с выходом вычитающего счетчика, четвертый вход блока управления соединен с первым выходом регистра сдвига, первый выход блока управления соединен со вторым входом элемента

И, второй выход блока управления со- З0 единен с входом считывания буферного запоминающего блока, установочный вход которого соединен с шиной установки, управляющий выход буферного запоминающего блока соединен со 35 входом записи вычитающего счетчика и регистра сдвига, а первая и вторая группы выходов буферного запоминающего блока соединены с информационными входами вычитающего счетчика и 40 регистра сдвига соответственно, причем второй и третий выходы регистра сдвига соединены со входом управления п-разрядного реверсивного регистра сдвига 45 и с вторыми входами блока элементов И 1).

Недостатком известного генератора псевдослучайных последовательностей является низкое быстродействие при формировании тестовых последовательностей из отдельных участков псевдослучайной последовательности, в

t частности при переходе от конца пре55 дыдущего участка к началу следующего участка тестовой последовательности.

Цель изобретения — увеличение быстродействия генератора.

Поставленная цель достигается тем, что в генератор псевдослучайных последовательностей дополнительно введен D-триггер, информационный вход которого соединен с информационным выходом буферного запоминающе-, го блока, а вход синхронизации которого соединен с управляющим выходом буферного запоминающего блока, выход

D-триггера соединен с пятым входом блока управления и с вторым управляющим входом и-разрядного реверсивного регистра сдвига, и параллельных информационных входов которого соединены с первой группой информационных выходов буферного запоминающего блока, причем первый выход блока управления соединен также с входом модификации адреса буферного запоминающего блока.

Причем и-разрядный реверсивный регистр сдвига содержит реверсивный регистр сдвига, первый элемент ИЛИ, первый вход которого соединен с входом элемента HE выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с первым управляющим входом реверсивного регистра сдвига, второй управляющий вход которого соединен

/ с,выходом первого элемента ИЛИ, вто- рой вход которого соединен с вторым входом второго элемента ИЛИ.

На чертеже приведена функциональная схема генератора псевдослучайных последовательностей.

Генератор псевдослучайных послеповательностей содержит блок 1 элементов И, п-разрядный реверсивный ре- гистр 2 сдвига, первый 3 и второи ч сумматоры по модулю два, регистр 5, вычитающий счетчик 6, буферный запоминающий блок 7, элемент И 8, генератор 9 тактовых импульсов, блок 10 управления, шину 11 установки, D-триггер 12, информационный вход которого соединен с информационным выходом буферного запоминающего блока

7, а вход синхронизации которого соединен с управляющим выходом буферного запоминающего блока 7, выход

D-триггера 12 соединен с пятым входом блока 10 управления и с вторым управляющим входом и-разрядного реверсивного регистра 2 сдвига, и па раллельных ийформационных входов которого соединены с первой группой информационных выходов буферного за5367 4

3 109 помин ающе го бл ока 7, причем первый выход блока 10 управления соединен также со входом модификации адреса буферного запоминающего блока 7.

На чертеже также приведен и-разрядный реверсивный регистр 2 сдвига, который содержит реверсивный регистр

13 сдвига, первый элемент ИЛИ 14, первый вход которого соединен с входом элемента НЕ 15, выход которого 10 соединен с первым входом второго элемента ИЛИ 16, выход которого соединен с первым управляющим входом реверсивного регистра 13 сдвига, второй управляющий вход которого соеди- 15 нен с выходом первого элемента

ИЛИ 14, второй вход которого соединен с вторым входом второго элемента

ИЛИ 16.

На чертеже также показан пример 20 выполнения буферного запоминающего блока 7, который содержит запоминающее устройство 17 с произвольной выборкой (ЗУПВ), счетчик 18 адреса, элемент ИЛИ 19, формирователь 20 им- 25 пульсов, шину 21 записи, шины 22 данных, шину 23 модификации адреса.

Блок 10 управления выполнен на, D-триггерах и J-К триггерах.

Генератор псевдослучайных последовательностей работает следующим образом.

Перед началом работы составляется программа формирования выходной псевдослучайной последовательности 35 кодов в виде последовательности инструкций. Каждая инструкция программы имеет (п+4) разряда. Первые три разряда инструкции К1 ...,КЗ содержат код операции, выполняемой ге- 40 нератором. Разряд К1 содержит признак конца программы. К1=0 в последней инструкции программы, а в остальных инструкциях К1=1. Разряд К2 определяет направление формирования, <5 участка псевдослучайной последова-. тельности: в прямом направлении при

К2=0 и в обратном направлении при

К2=1. Разряд КЗ определяет состояние выходных шин генератора. Если K3=1 50 то на выходные шины поступает формируемая генератором последовательность кодов. Если КЗ=О, то на выходных шинах поддерживается уровень логического 0, а формируемая гене- 55 ратором последовательность кодов не поступает потребителю (маскируется), Разряд К4 является идентификатором содержимого разрядов K5...En+4 инструкции; Если К4=0, то при выполнении инструкции генератор осуществляет операцию, определенную разряда-, ми К1, К2, КЗ на участке псевдослучайной последовательности длиной в

d кодов. При этом разряды К5

Кп+4 содержат двоичный код длины Д, участка псевдослучайной последовательности. При K4=1 разряды К5, Кп+4 содержат исходный код участка псевдослучайной последовательности, который при выполнении инструкции заносится в реверсивный регистр сдвига 13.

Составленная программа загружается в буферный запоминающий блок 7„ где она хранится и может быть многократно использована. Перед загрузкой программы сигналом по шине

11 установки обнуляется счетчик 18 адреса буферного запоминающего бло1 ка 7. На шины 22 данных подается

; первая инструкция программы и сигналом логического "0" по шине 21 записи она записывается в нулевую ячейку ЗУПВ17 °

Затем на шину 23 модификации адреса подается положительный импульс, который через элемент ИЛИ 19 поступает на счетный вход счетчика 18 адреса и переводит его в следующее состояние. Аналогично в ЗУПВ 17 записываются остальные инструкции программы. По окончании записи инt струкций в ЗУПВ 17 на шийу 21 записи подается сигнал логической "1", задающий операцию. чтения из памяти.

После загрузки программы сигналом по шине 11 установки снова обнуляется счетчик 18 адреса буферного запоминающего блока 7, устанавливается в исходное состояние реверсивный регистр 13 сдвига и обнуляются триггеры блока управления 10. Начало формирования псевдослучайной последовательности кодов задается сигналом блока управления 10, который поступает на вход формирователя 20 импульсов буферного запоминающего блока 7. Выходной сигнал формирователя

20 импульсов переписывает инструкцию из нулевой ячейки ЗУПВ 17 в регистр 5, D-триггер 12 и вычитающий счетчик 6, причем разряды К1, К2, КЗ инструкции заносятся в регистр 5, разряд К4 — в D-триггер 12, а разряды K5,...,Kn+4 — в вычитающий счет1095367 чик 6. Единичный сигнал с выхода

D-триггера 12 поступает на второй управляющий вход п-разрядного реверсивного регистра 2 сдвига и переводит его в режим записи кода с па- 5 раллельных информационных входов.

Очередной импульс блока 10 управления разрешает прохождение тактового импульса от генератора 9 тактовых импульсов через элемент И 8 на вход

10 синхронизации и-разрядного реверсивного регистра 2 сдвига. Этот тактовый импульс производит запись в регистр 13 кода начала первого участка псевдослучайной последовательности из разрядов КЗ,...,Кп+4 инструкции.

Следующий положительный импульс блока 10 управления поступает на вход элемента ИЛИ 19 буферного запоминающего блока 7. По заднему фронту этого импульса счетчик 18 адреса пе-" реходит в следующее состояние. При этом на выходах ЗУПВ 17 выставляется вторая инструкция программы. Далее происходит выполнение второй инструк-

-25 . ции программы.

Положительный импульс с блока 10 управления переписывает вторую инструкцию в регистр 5, D-триггер 12 и вычитающий счетчик 6. Сигнал с выхо- 30 да второго разряда регистра 5 поступает на первый управляющий вход п-разрядного реверсивного регистра

2 сдвига и переводит его в режим сдвига кода в прямом направлении.

Очередной импульс блока 10 управления разрешает прохождение тактовых импульсов с выхода генератора 9 тактовых импульсов через элемент И 8 на вход синхронизации и-разрядного 40 реверсивного регистра 2 сдвига и счетный вход вычитающего счетчика 6.

Каждый тактовый импульс с выхода

1элемента И 8 осуществляет формирование кода псевдослучайной последова- 45 тельности первого участка на выходных шинах генератора и уменьшает на единицу содержимое вычитающего счетчика

6, в который был занесен код ci3 длины первого участка псевдослучайной последовательности. После того, как содержимое вычитающего счетчика

6 станет равным нулю, на его выходе сформируется отрицательный импульс, который поступает в блок 10 управления и сбрасывает его в "0". Прохождение тактовых импульсов через элемент И 8 прекращается и формирование первого участка псевдослучайной последовательности заканчивается.

При этом счетчик 18 адреса буферного запоминающего блока 7 переводится в следующее состояние. На выходах

ЗУПВ 17 выставляется третья инструкция программы и начинается ее выполнение.

Третья, четвертая и последующие инструкции программы выполняются аналогично первым двум. Последняя инструкция программы содержит признак конца программы (К1=0), который после завершения выполнения этой инструк ции осуществляет полную установку в нулевое состояние блока 10 управления.

На этом процесс формирования генератором выходной последовательности кодов по программе заканчивается.

Таким образом, введение в генератор псевдослучайных последовательностей 0-триггера и дополнительных связей, а также введение элементов

ИЛИ, НЕ и дополнительных связей в и-разрядный реверсивный регистр сдвига позволяют устранить потери . времени в генераторе на поиск начала участков псевдослучайной последовательности, из которых составляется тестовая выходная последовательность, т.е. повысить быстродействие генераторов.

1095367

Составитель IO.Áóðìèñòðîâ

Техред H. Асталош Корректор С.Лыжова

Редактор А.Долинич

Филная ППП ™Патент", г. Ужгород, ул. Проектная, 4

Заказ 3620/40 Тираж 862 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5