Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее накопитель , входы первой группы которого являются адресными входами устройства, входы вто-( рой группы соединены с входами первого блока формирования сигналов четности и входами niepsoro блока формирования контрольных сигналов по .нечетному модулю и являются числовыми входами устройства, выходы/первого блока формирования сигналов четности соединены с входами третьей группы накопителя, выходы первой группы которого соединены с входами второго блока форми1юва1шя сигналов четности, входами второго блока формирования контрольных сигналов по нечетно . му модулю и одними из входов регистра числа, выходы которого являются числовыми выходами устройства, другие входы регистра числа соединены с выходами мультиплексора, одни из информационных входов которого соединены с выходами дешифратора, один из входов которого соединены с выходами первого блока сравнения, одни из входов которого соединены с выходами второй группы накопителя, выходы третьей группы которого соединены с одним из входов второго лока сравнения, другие входы которого соединены С выходами второго блока формирования сигналов четности, а выходы соединены с другими информацио1шыми входами мультиплексора и другими входами дешифратора, отличающееся тем, что, с целью повышения его надежности за счет повыше1{ия достоверности выборки информации, в него введены третий блок сравне1шя, первый и второй злементы ИЛИ, третий и четвертый блоки формирования сигналов четности и шифратор, входы которого соединены с адресными входами устройства, а выходь - с одним jf входов третьего и четвертого блоков форми (Л рования сигналов четности, другие входы третьего блока формирования сигналов четс ности соединены с выходами первого блока формирования контрольных сигналов по неS четному модулю, а выходы - с входами четвертой группы накопителя, другие входы четвертого блока формирования сигналов чет:О 3: ности соещщены с выходами второго блока формирования контрольных сигналов по нечетному модулю, а выходы соединетг с Другими входами первого блока сравнения, пер:О вый вход третьего блока сравнения соединен с выходом первого злемента ИЛИ, входы которого соединены с выходами первого блока сравнения, второй вход третьего блока сравнения соединен с выходом второго злемента ИЛИ, входы которого соединены с выхода- , ми второго блока сравнения, а выход третьего .блока сравнения соединен с управляюищм входом мультиплексора и является контрольным выходом устройства.

СОЮЗ СОВЕТСНИХ

CNNIINI

РЕСПУБЛИН

093 (И), 3161) G 11 С 29/00

1 iСУДАРСТБЕНН1 1Й НОМИТЕТ CCCP

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3474303/18-24 (22) 23.07.82 (46) 07.06,84. Бюл. Р 21 (72) Г. А. Бородин и А. К. Столяров (71) Московский ордена Ленина и ордена

Октябрьской Революции энергетический институт (53) 681.327 (088.8) (56) 1. Патент США Н 3573728, кл. 340 — 1461, опублик. 1971.

2. Авторское свидетельство СССР Х 875456, кл. 6 11 С 29/00, 1980 (прототип) . (54) (57) ЗАПОМИНАЮ1цЕЕ УСТРОЙСТВО С

АВТОНОМНЫМ КОНТРОЛЕМ, содержащее накопитель, входы первой группы которого являются адресными входами устройства, входы вто- рой группы соединены с входами первого блока формирования сигналов четности и входами первого блока формирования контрольных сигналов по нечетному модулю и являются числовыми входами устройства, выходы. первого блока формирования сигналов четности соединены с входами третьей группы накопителя, выходы первой группы которого соединены с входами второго блока формирования сигпалов четности, входами второго блока формирования контрольных сигналов по нечетному модулю и одними иэ входов регистра числа, выходы которого являются числовыми выходами устройства, другие:входы регистра числа соединены с выходами мультиплексора, одни иэ информационных входов которого соединены с выходами дешифратора, один иэ входов которого соединены с выходами первого блока сравнения, одни иэ входов которого соединены с выходами второй группы накопителя, выходы третьей группы которого соединены с одним из входов второго блока сравнения, друтие входы которого соединены

s c выходами второго блока формирования сигналов четности, а выходы соединены с другими информационными входами мультиплексора и другими входами дешифратора, о т л и ч аю щ е е с я тем, что, с целью повышения его надежности эа счет повышения достовер ности выборки информации, в него введены третий блок сравнения, первый и второй элементы ИЛИ, третий и четвертый блоки формирования сигналов четности и шифратор, входы которого соединены с адресными входами устройства, а выходы —. с одним щ ф входов третьего и четвертого блоков форми. рования сигналов четности, другие входы третьего блока формирования сигналов четности соединены с выходами первого блока формирования контрольных сигналов по нечетному модулю, а выходы — с входами четвертой группы накопителя, другие входы четвертого блока формирования сигналов четности соединены с выходами второго блока формирования контрольных сигналов по нечетному модулю, а выходы соединены с другими входами первого блока сравнения, первый вход третьего блока сравнения соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами первого блока сравнения, второй вход третьего блока сравнения соединен с выходом второго элемента

ИЛИ, входы которого соединены с выходами второго блока сравнения, а выход третьего.блока сравнения соединен с управляющим входом мультиплексора и является контрольным выходом устройства.

3 ми третьей группы накопителя, выходы перой группы которого соединены с входами

oporo блока формирования контрольных гналов по нечетному модулю и одними из ходов регистра числа, выходы которого явяются числовыми выходами устройства,,друе входы регистра числа соединены с выхоми мультиплексора, одни из информационных входов которого соединены с выходами ешнфратора, одни из входов которого соедиены с выходами первого блока сравнения, дни из входов которого соединены с выхоами второй группы накопителя, выходы ретьей группы которого соединены с одним з входов второго блока сравнения, другие ходы которого соединены с выходами второго блока формирования сигналов четности, выходы соединены с другими информациоными входами мультиплексора н другими ходами дешифратора, введены третий блок равнения, первый и второй элементы ИЛИ, ретий и четвертый блоки формирования сигалов четности и шифратор, входы которого оединены с адресными входами устройства, выходы с одними из входов .третьего и твертого блоков формирования сигналов тности, другие входы третьего блока формиования сигналов четности соединены с выодами первого блока формирования контрольных сигналов по нечетному модулю, а

ыходы — с входами четвертой группы наолителя, другие входы четвертого блока ормнрования сигналов четности соединены с

ыходами второго блока формирования контольных сигналов по нечетному модулю, а

ыходы соединены с друтимн входами перго блока сравнения, первый вход третьего ока сравнения соединен с выходом первого емента ИЛИ, входы которого соединены с ходами первого блока сравнения, второй од третьего блока сравнения соединен с. ходом второго элемента ИЛИ, входы котого соединены с выходами второго блока авнения, а выход третьего блока сравнения единен с управляющим входом мультиплекра н является контрольным выходом устйства.

На фиг. 1 представлена структурная схема поминающего устройства с автономным нтролем; на фиг. 2 — пример реализации шифратора на основе микросхем К556РТФ я случая 16 адресных шин; на фиг. 3— горитм кодирования информации в шифторе; на фнг, 4 — пример реализации блав формирования контрольных сигналов по дулю 7 (для 36 информационных разрядов); фиг. 5 — пример реалнзапни блоков форрования сигналов четности; на фиг. 6— пример реализации дешифратора на основе

Ф 1096697

Йзобретение относится к вычислительной да технике, а именно к запоминающим устрой- в ствам модульного типа и может быть исполь- вт эовано при построении высоконадежных запо- си минающих устройств с коррекцией разрядных 5 в ошибок и обнаружением адресных ошибок л большой кратности. ги

Известно запоминающее устройство с авто- да номным контролем содержащее полусумматор для определения суммы цо модулю два дан- 10 д ных и соответствующих им адресов. В нем н для хранения информации о четности (нечет- о ности) используется дополнительный разряд дан- д данных (1) . т

Недостатком этого устройства является не- 5 н возможность обнаружения четных многократ. в ных адресных ошибок, исправление разрядных ошибок и отделение адресных ошибок от раз- а рядных. н

Наиболее близким техническим решением к эо в предлагаемому является запоминающее уст- с ройство с автономным контролем, содержа- .. т щее модульный накопитель, соединенный со н средствами обнаружения и коррекции много- с кратных модульных ошибок (2).

Недостатком этого устройства является не- че возможность обнаружения адресных ошибок, че возникающих при отказах адресных цепей, р что снижает достоверность выборки информа- х ции из накопителя. Действительно, объем электроники обрамления накопителя в зави- в симости от типа запоминающего устройства к достигает 10 — 15% от объема электроники ф накопителя. Следовательно, прн одинаковой в интенсивности отказов электрорадиоэлементов, р выполненных на основе идентичной техноло- 5 в гии каждый 9 — 10 отказ будет приходиться во на отказ электроники обрамления. Причем бл адресные блоки реализованные на современэл ной элементной базе, также могут приводить вь к многократным ошибкам в соседних (при- вх надлежащих одной микросхеме) разрядах ко- вы да адреса. ро

Цель изобретения — повышение надежности ср устройства за счет повышения достоверности со выборки информации из запоминающего уст- со ройства, что достигается обнаружением ошибок ро в адресных цепях.

Поставленная цель достигается тем, что в за запоминающее устройство с автономным конт- ко . ролем, содержащее накопитель, входы первой группы которого являются адресными входа- дл ми устройства, входы второй группы соедине- an ны с входами первого блока формирования ра сигналов четности и входами первого блока ко формирования контрольных сигналов по не- 55 мо четному модулю и являются числовыми вхо- на дами устройства, выходы первого блока фор- мн мнровання сигналов четности соединены с вхо3 1096 постоянного запоминающего устройства (ПЗУ), а на фиг. 7 дана таблица декодирования дешифратора для модуля 7.

Запоминающее устройство с автономным контролем, содержит накопитель 1, состоящий из блоков 2 памяти, входы первой группы 3 накопителя 1 соединены с входами шифратора 4 и являются адресными входами устройства, входы второй группы накопителя 0

1 соединены с входами первого блока 5 формирования сигналов четности, с входами первого блока 6 формирования контрольных ! сигналов по нечетному модулю и является числовыми входами 7 устройства, выходы пер- 15 вого блока 5 формирования сигналов четности соединены с входами третьей группы 8 накопителя 1, выходы первой группы которого соединены с входами второго блока 9 формирования сигналов четности, входами 20 второго блока 10 формирования контрольных сигналов по нечетному модулю и с одним из входов регистра 11 числа, выходы которого являются числовыми выходами 12 устроиства, à другие входы соединены с выходами мультиплексора 13, один из информационных входов соединен с выходами дешифратора 14, одни из входов которого соединены с выходами первого блока 15 сравнения и входами первого элемента ИЛИ 16, другие входы дешифратора 14 соединены с выходами второго блока 17 сравнения, другими информационными входами мультиплексора 13 и входами второго элемента ИЛИ 18, выходы первого 16 и второго 18 элементов

ИЛИ соединены соответственно с первым и вторым входами третьего блока 19 сравнения, выход которой соединен с управляющим входом мультиплексора 13 и является контрольным выходом 20 устройства, один из входов первого 15 и второго 17 блоков сравнения соединены соответственно с выходами второй и третьей группы накопителя 1.

Устройство содержит третий 21 и четвертьй

22 блоки формирования сигналов четности, один из входов которых объединены и соединены с выходами шифратора 4, а выходы соединены соответственно с входами четвертой группы 23 накопителя 1 и другими входами первого блока 15 сравнения, выходы

50 второго блока 9 формирования сигналов четности соединены с другими входами второго блока 17 сравнения.

Устройство работает следующим образом.

В каждом цикле записи на адресные вхо- 55 ды 3 поступает код адреса, по которому необходимо произвести запись числа. В это время по числовым входам 7 поступает код, 697 4 числа, подлежащий записи в данном цикле записи. При этом информационные разряды записываются в накопитель 1 по входам второй группы. По входам третьей группы 8 накопителя 1 записываются признаки четности, которые вырабатываются следующим образом: для всех первых информационных разрядов с каждого блока памяти образуется первый признак четности (нечетностн), для всех вторых разрядов — второй и т.д. Количество таких разрядов равно разрядности блока памяти и определяется величиной выбранного нечетного модуля А. Для А — 7 имеем разрядность К4 равную 6. Зля других значений А значения К можно найти иэ таблицы.

В блоке 6 образуется вычет по модулю А (фиг, 4).

Принцип получения вычета следующий: если А — нечетный выбранный модуль, то количество блоков памяти и их разрядность (максимальная для выбранного значения А) определяется величиной (А — 1). Количество контрольных разрядов, вырабатываемых блоком 6, определяется из выражения

Х, =1+ (0о g Д) где P< gp А ) — целая часть числа) и вырабатываются опи последующему алгоритму. Всем (А — 1) разрядам с первого блока памяти присваивается вес 1.

Всем (А — 1) разрядам с второго блока памяти присваивается вес 2, и т.д. Всем (А — 1) разрядам (А — 1) блока памяти присваивается вес (А — 1). Разряды кода числа в соответствии с присвоенными весами поступают на вход соответствующего формирователя, определяющего значение контрольного разряда выбранного модуля А. Для получения веса не равного степени двойки, необходимо разряд с таким весом подать на несколько входов с различными имеющимися весами.

Полученный вычет поступает на один из входов блока 21, на другие входы которого поступают контрольные разряды с шифратора 4, полученные на основе алгоритма, приведенного на фнг.-3, или ему аналогочному.

На фиг. 5 представлен пример, показывающий принцип соединения выходов с блоков 6 и 4 н принцип получения контрольных разрядов, записываемых по входам четвертой группы

23 накопителя.

Таким образом, после записи имеем: информационн е разряды, количество которых (A-1)х(А — 1), контрольные разряды, количество которых Х4ФК„= Д+ (о p, J

В таблице приведены различные характеристики, которые позволяют выбрать нужный модуль для коррекции ошибки при заданном

10966 количестве информационных разрядов. При считывании код числа поступает в регистр 11 и на блоки 9 и 10. На входы блоков 15 и

17 из накопителя 1 поступают значения контрольных разрядов: на блок 15 — l(„, а на блок 17 — КЧ контрольных разрядов.

На другие входы блоков 15 и 17 поступают сформированные из считанных информационных разрядов контрольные разряды. После поразрядного сравнения в блоках 15 и 17 10 определяется код изменившегося модуля в блоке 15 и номера отказавшихся разрядов в блоке 17, которые поступают на элементы

ИЛИ 16 и 18, и на входы дешифратора 14, В дешифраторе 14 происходит (фиг. 7) опредо!5 ление номера отказавшего блока памяти, а в мультиплексоре 13 происходит подключение отказавших разрядов к тому блоку памяти, в котором они произошли, В регистре 11 по соответствующим входам производится кор- 20 рекция информации. Элементы ИЛИ 16, 18 и блок 19 сравнения используются для отделения адресных ошибок от разрядных и блокировки коррекции, когда произошла адресная ошибка. Действительно, если произошла 25 ошибка в информационных разрядах,то дол5 7 11 13 17

Нечетный модуль

Количество информационных разрядов (не более) 144 256

324

16 36 100

12 16

4 6 10

Кц

3 3 4

18

12 16

4 6

212 1 216 1 218

16 31 1023

0,110,,08 0,07

Относительная избыточность 0,44 0,25 0,14

Кратность исправляемой ошибки, количество возможных блоков памяти

Кратность обнаруживаемой адресной ошибки

97 6 жен быть код как на выходе блока 15, так и на выходе блока 17, тогда элементы ИЛИ

16 и 18 вырабатывают логические единицы и блок 19 выдает сигнал сравнения. Если ошибка произошла в адресных целях, то код будет только на выходе блока 15. Следовательно, логическую единицу вырабатывать будет только элемент ИЛИ 16 и блок 19 выдаст сигнал сравнения. Если ошибка произошла в адресных целях, то код будет только на выходе блока 15. Следовательно, логическую единицу вырабатывать будет только элемент ИЛИ 16 и блок 19 выдаст сигнал несравнения, который блокирует работу мультиплексора 13 и известит внешнее устройство (на фиг, 1 не показано) или оператора о наличии ошибки в выборке числа по выходу 20. В зависимости от принятого алгоритма всей системы возможно либо повторное считывание, либо останов, либо чтолибо другое.

Технико- экономическое преимущество предлагаемого устройства по сравнению с прототипом заключается в возможности обнаружения адресных ошибок.

1096697

&од Рыла/ ооо аппо ооо

ff &опт

И,Г2

11 T 7111 — 3в» 1 1 фиг. Ю

1096697

E8norrу

2f ес 4

Еес 2

0 &ока Е

Om &пл о 4

К 3awy 1

1096697

EanuvecmEa разрядами блока, о копюрых лроизошли оияи&и

Номер отказаоигего &ча ат Ьоа 17

М дюжу f3

0m ояо а 1Х

Величина иэненибшегооя

Формуле фиг. б

0m йаш17

0m олма О фи . 7

Составитель В. Рудаков

Техред А.Бабинец Корректор Л. Eeabo

Редактор Е. Лушникова

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 3833/39 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5