Устройство для сопряжения внешних устройств с электронной вычислительной машиной

Устройство для сопряжения внешних устройств с электронной вычислительной машиной

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШНОЙ, содержащее . дешифратор адреса, блок выполнения программных прерываний, блок обмена, мультиплексор адреса и два блока усиления, группы входов - выходов которых являются соответственно первой и второй группами входов - выходов устройства, первые иходы и выходы соединены соответственно с первыми и вторыми выходами и входами блока обмена, выход мультиплексора адреса соединен с входом дешифратора адреса, a первый выход блока вьшолнения программных прерываний подключен к второму входу первого блока усиления , отличающееся тем, что, с цеЛью повышения пропускной способности устройства, в него введены регистр команды, регистр адреса первого внешнего устройства, регистр адреса второго внешнего устройства, узел задания последовательности операций , счетчик фаз, коммутатор запросов внепроцессорного обмена, коммутатор программных запросов, регистры начального и текущего адреса , регистры начальной и текущей длины массива, регистр циклов, узел перезаписи, мультиплексор данных, узел записи и узел чтения, узлы , элементов И записи и чтения, блок .вьшолнения прерываний для внепроцессорного обмена, причем третий, четвертый и пятый входы первого блока усиления соединены соответственно с выходами узла элементов И чтения, регистра текущего адреса и первым выходом .блока выполнения прерываний для внепроцессорного обмена, первый вход блока вьтолнения програм«Л мных прерываний соединен с первым выходом регистра циклов, первьй выход первого блока усиления соединен с первыми входами узла элементов И записи,- регистра циклов, регистров начального адреса и начальной длины массива, выходы регистра начального о адреса и регистра начальной длины массива связаны соответственно с 3 первыми входами регистра текущего адреса и регистра текущей длины массива , третий выход первого блока :л усиления соединен с первыми входами узла записи, узла чтения и мультиплексора адреса, первый выход первого блока, усиления соединен с вторыми входами узла чтения и узла записи, подключенного выходом к вторым входам регистров начального адреса, начальной длины массива, регистра циклов и первому входу узла перезаписи, второй и первый выходы второго блока усиления соединены соответственно с первым и вторым входами узла эле

, СОЮЗ СОВЕТСКИХ

СИ94АЛИСТИЧЕСКИХ

РЕСПУБЛИК

А заю G 06 F 3/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3547507/18-24 (22) 04.02.83 (46) 30,06.84. Бюл, Р 24 ,(72) Б.А. Аптекман, М.Т. Залозный, А.П. Кучеренко, А.Е. Пилипчук, . Н.Т.. Пшеничный и Г.Ю. Цехмиструк (71) Киевский ордена Трудового Красного Знамени завод электронных вычислительных и управляющих машин (ВУМ) (53) 681.325 (088.8) (56) 1; Авторское свидетельство СССР

N - 554534, кл. С 06 F 3/04, 1977.

2. Авторское свидетельство СССР по заявке Р 3286965/18-24, кл. G 06 F 3/04, 1981 (прототнп). (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ЭЛЕКТРОННОЙ

ВЬИИСЛИТЕЛЬНОЙ МАИБНОЙ, содержащее дешифратор адреса, блок выполнения программных прерываний, блок обмена, мультиплексор адреса и два блока усиления, группы входов — выходов которых являются соответственно первой и второй группами входов - выходов устройства, первые:ходы и выходы соединены соответственно с первыми и вторыми выходами и входами блока обмена, выход мультиплексора адреса соединен с входом дешифратора адреса, а первый выход блока выполнения программных прерываний подключен к второму входу первого блока усиления, о т л и ч а ю щ е е с я тем, что, с цеЛью повышения пропускной способности устройства, в него введе" ны регистр команды, регистр адреса первого внешнего устройства, регистр адреса второго внешнего устройства, узел задания последовательности операций, счетчик фаз, коммутатор запросов внепроцессорного обмена, коммутатор программных запросов, регистры начального и текущего адреса, регистры начальной и текущей длины массива, регистр циклов, узел перезаписи, мультиплексор данных, узел записи и узел чтения, узлы элементов И записи и чтения, блок выполнения прерываний для внепроцессорного обмена, причем третий, четвертый и пятый. входы первого блока усиления соединены соответственно с выходами узла элементов И чтения, регистра текущего адреса и первым выходом блока выполнения прерываний для внепроцессорного обмена, Q первый вход блока выполнения программных прерываний соединен с первым выходом регистра циклов, первый выход первого блока усиления соединен с первыми входами узла элементов И фз записи, регистра циклов, регистров начального адреса и начальной длины массива, выходы регистра начального адреса и регистра начальной длины. массива связаны соответственно с первыми входами регистра текущего адреса и регистра текущей длины массива, третий выход первого блока усиления соединен с первыми входами узла записи, узла чтения и мультиплексора адреса, первый выход первого блока. усиления соединен с вторыми входами узла чтения и узла записи, подключенного выходом к вторый входам регистров начального адреса, начальной длины массива, регистра циклов и первому входу узла перезаписи, второй и первый выходы второго блока усиления соединены соответственно с первым и вторым входами. узла эле1100615 ментов И чтения, соединенного третьим входом с выходом мультиплексора данных, первый, второй, третий и чет- вертый входы которого подключены соответственно к выходам узла чтения, регистра текущего адреса и первым выходам регистра текущей длины массива и регистра циклов, второй вход второго блока усиления соединен с выходом узла элементов И записи, третий вход — с выходом дешифратора адреса, второй вход узла элементов И записи соединен с первым выходом блока обмена, третий выход блока обмена соединен с первым входом блока выполнения прерываний для внепроцессорного обмена, четвертый выход — с вторым входом блока выполнения программных прерываний, третий вход блока обмена соединен с вторым выходом блока выполнения программных прерываний, четвертый вход — с вторым выходом блока выполнения прерываний для внепроцессорного обмена и вторым входом мультиплексора адреса, третий вход регистра цикла подключен к вторым входам регистров текущего адреса и текущей длины массива и выходу узла перезаписи, второй вход которсго соединен с вторым выхоцом регистра текущей длины массива,первые входы регистра команды, регистров адреса первого и второго внешних устройств соединены с вторым выходом первого блока усиления, вторые вхо— ды — с выходом узла записи, выход регистра команды подключен к первому входу узла задания последовательности операций и пятому входу мультиплексора данных, выход регистра адреса первого внешнего устройства подключен ко второму входу узла задания последовательности операции, второму входу мультиплексора адреса, шестому входу мультиплексора данных и первым входам коммутатора запросов внепроцессорного обмена и коммутатора программных запросов, выход регистра адреса второго внешнего устройства подключен к седьмому входу мультиплексора данных, к третьему входу мультиплексора адреса, к третьему входу узла задания последовательности операций и к вторь1м входам коммутатора программных запросов и коммутатора запросов внепроцессорного обмена, соединенного выходом с третьим входом блока выполнения прерываний для внепроцессорного обмена, выход коммутатора программных запросов соединен с третьим входом блока выполнения программных прерываний, а третий вход — c третьим выходом второго блока усиления и третьим входом коммутатора запросов внепроцессорного обмена, подключенного четвертым входом к выходу счетчика фаз, к пятому входу мультиплексора адреса и к четвертому. входу узла задания последовательности операций, выход которого соединен с пятым входом блока обмена, подключенного пятым выходом к входу счетчика фаз и к третьим входам регистров текущего адреса и текущей длины массива.

2, Устройство по п.1, о т л ич а ю щ е е с я тем, что блок выполнения прерываний для внепрбцессорного обмена содержит три триггера, три элемента И и элемент ИЛИ-HF., причем синхронизирующий вход первого триггера является вторым входом блока, выход соединен с информационным входом второго триггера и первым входом первого элемента И,. инверсный выход и вход сброса второго триггера подключены соответственно к второму и третьему входам первого элемента И, синхронизирующий вход — к первому входу элемента ИЛИ-НЕ, а прямой выход и вход сброса — соответственно к информационному входу и входу сброса третьего триггера, синхронизирующий вход которого соединен с выходом элемента ИЛИ-НЕ, а прямой и инверсный выходы — соответственно к первым входам второго и третьего элементов И, вторыми входами подключенных к прямому выходу второго триггера, выход второго элемента И является вторым выходом блока, вьгходы первогс и третьего элементов И образуют первый выход блока, входы сброса первого и второго твиггеров и первый— пятый входы элемента ИЛИ-НЕ обра-зуют первый вход блока.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что узел задания последовательности операций содержит де ыфратор, два элемента ИЛИ, два элемента И и элемент

И-ИЛИ, причем группа информационных входов дешифратора является первым

11006 входом узла, первый и второй, управляющие входы — соответственно вторым и третьим входами узла, выход первого элемента ИЛИ соединен с первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, а второй вход — с первым выходом дешифратора, вторым выходом соединенного с первым и вторым входами элемента И-ИЛИ, а третьим выходом с первым входом второго элемента И, второй вход которого соединен с третьим входом элемента И-ИЛИ,выходы элемента И-ИЛИ и второго элемента И соединены соответственно с вторым и третьим входами второго элемента ИЛИ, выход которого является выходом узI ла, а группа входов подключена к группе выходов дешифратора, третий. и четвертый входы элемента И-ИЛИ и первый и второй входы первого элемента ИЛИ образуют четвертый вход узла.

4. Устройство по п.1, о т л ич а ю щ е е с я тем, что узел перезаписи содержит элемент НЕ и два элемента И, причем первые входы первого и второго элементов И соединены через элемент НЕ с вторым входом узла, вторые входы — соответственно с первой и второй шинами первого входа узла, выходы элементов И и шина второго входа узла образуют выход узла.

5. Устройство по п.1, о т л ич а ю щ е е с я тем, что узел записи содержит дешифратор и семь элементов И, причем группа входов де шифратора образует первый вход узла, первый и второй входы первого элемента И подключены к соответствующим шинам второго входа, а;:ыход соединен с первыми входами второго — шестого элементов И, вторые входы которых подключены к соответствующим выходам дешифратора, а выходы образуют выход узла.

6. Устройство по п.t о т л ич а ю щ е е с я тем, что узел чтения содержит дешифратор, элемент ИЛИ и элемент И, причем группа входов дешифратора образует первый вход узла, группа выходов подключена, к группе входов элемента ИЛИ, выходом соединенного с первым входом элемента И, второй и третий входы которого образуют второй вхоп

15 узла, группа выходов дешифратора и выход элемента И образуют выход узла..

7. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок обмена содержит пять элементов И-ИЛИ, элемент И, элемент ИЛИ, три триггера, три элемента задержки и три формирователя импульсов, причем выходы первого и второго элементов И-ИЛИ соединены соответственно с синхронизирующим входом и входом сброса первого триггера, выход третьего элемента И-ИЛИ соединен через первый элемент задержки с синхронизирующнм входом второго триггера, выходы первого и второго триггеров образуют второй выход блока, выходы четвертого и пятого элементов И-ИЛИ соединены соответственно с синхронизирующим входом и входом сброса третьего триггера, инверсный выход которого соединен через первый формирователь импульсов с пятым выходом блока и входом второго формирователя импульсов, первые входы первого, второго и третьего элементов И-ИЛИ соединены с выходом элемента И,.цуорые входы — соответственно -„NgpaoA, второй и третьей шинами первого входа блока, третьи входы — соответственно с четвертой, пятой и первой шинами первого входа блока, четвертые входы первого и третьего элементов И-HJIH соединены с четвертым входом блока, первым входом элемента ИЛИ и через второй элемент задержки с первым и вторым входами четвертого элемента И-ИПИ, пятые входы первого и третьего элементов И-ИЛИ соединены соответственно с тре.ьим и четвертым входами четвертого элемента И-ИЛИ, первым и вторым входами пятого, элемента И-ИЛИ и первой и второй шинами пятого входа блока, пятый вход четвертого элемента И-ИЛИ соединен с первым входом третьего формирователя импульсов,первой шиной второго входа блока и че-. рез третий элемент задержки с четвертым и пятым входами второго элемента И-ИЛИ, шестым входом подключенного к инверсному выходу третьего триггера, шестой вход третьего элемента

И-ИЛИ элемента И-ИЛИ соединен с третьим входом пятого элемента И-ИЛИ и пятой шиной первого входа блока, четвертый вход пятого элемента И-ИЛИ сое11006 динен с второй шиной второго входа блока-и входом сброса второго триггера, второй вход элемента ИЛИ подключен к третьему входу блока, второй вход третьего формирователя импульсов соединен с второй шиной пятого входа блока, группа входов элемента И подключена к группе шин первого входа блока, шестая шина первого входа, соединенная с выходом элемента ИЛИ, и прямой выход третьего триггера образуют первый выход блока, выходы второго и третьего формирователей импульсов, первая и вторая шины второго входа блока, пятая и седьмая шины первого блока образуют третий выход блока, пятая, шестая и восьмая шины первого входа блока образуют четвертый выход блока..

8. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок выполнения программных. прерываний содержит группу узлов захвата общей шины, элемент ИЛИ, элемент задержки и шифратор, причем первый вход первого узла захвата общей шины группы является первым входом блока,пер" вые входы остальных узлов захвата общей шины образуют третий вход блока, вторые входы узлов захвата общей шины группы образуют второй вход блока, первые выходы .подключены к группам входов шифратора и элемента ИЛИ; выход которого соединен с входом элемента задержки и вторым

15 выходом блока, вторые выходы узлов захвата общей шины группы, выход шифратора и выход элемента задержки образуют первый выход блока.

9. Устройство по и. 1 и 8, о тл и ч а ю щ е е, с я тем, что узел захвата общей шины содержит два триггера, элемент И-НЕ, элемент ИЛИ-НЕ и три элемента И, причем первый вход первого элемента И соединен с инверсным выходом первого триггера,.прямой вход которого подключен к первым входам второго и третьего элементов И и информационному входу второго триггера, а вход сброса — к выходу элемента И-НЕ, вторые входы второго и третьего элементов И подключены соответственно к инверсным и прямым выходам второго триггера, синхроннзирующим входом соединенного с выходом элемента ИЛИ-НЕ, а входом сброса с информационным входом первого триггера н вторым входом первого элемента И, первым .входом элемента И-НЕ н первым входом узла, сннхронизирующий вход первого триггера, соединенный с первым входом элемента ИЛИ-НЕ, второй вход элемента И-НЕ, соединенный с вторым входом элемента ИЛИ-НЕ,и третий вход элемента ИЛИ-НЕ образуют второй вход узла, выход третьего элемента И является первым выходом узла, а выходы первого и второго элементов И образуют второй выход узла.

Изобретение относится к области вычислительной техники и может быть использовано в управляющих вычислительных комплексах, имеющих интерфейс "Общая шина",и содержа- щих внешние устройства, использующие другие интерфейсы.

Известны устройства для сопряжения ЭВМ с внешними устройствами, содержащие дешифратор, регистр управления, блок выполнения прерывания, блок обмена, коммутатор, переключатель и блоки усиления, причем третий выход и второй вход первого блока усиления соединены соответственно с вторым входом и четвертым выходом второго блока усиления, первый и второй выходы коммутатора соединены с третьим и четвертым входами второго блока усиления, выход переключателя соединен с четвертыми входами блока выполнения прерывания и дешифратора, четвертый выход дешифратора соединен с четвертым входом блока обмена (1) .

В этих устройствах обращение к периферийным устройствам осуществляется через групповое устройство, имеющее собственный адресуемый регистр управления и схему инициирования и чтения запросного слова прерыз 11006 вания. Наличие группового устройства существенно усложняет программирование подключенных к нему внешних устройств, особенно в случае многопрограммного режима работы вычислительного комплекса, а также увеличивает время реакции ЭВМ на сигналы прерывания от внешних устройств, операцию чтения или записи. Такая ситуация возникает, например, при необ- 1О ходимости ввода информации с многоканального аналого-цифрового преоб разователя. При этом ЭВМ передает на коммутатор преобразователя массив адресов, выполняя операцию записи, и принимает с преобразователя массив дынных, выполняя операцию чтения.

В указанных устройствах для выполнения такой последовательности операций необходимо сформировать адрес канала, напряжение на котором требуется измерить и выдать его по адресу первого устройства (коммутатора),при возникновении готовности преобразователя — сформировать адрес ячейки памяти и принять по этому адресу данные из второго устройства (преобразователя). Указанная последовательность операций должна быть запрограммирована на ЭВМ. Выполнение этой программы требует значительного времени, что и является главной причиной низкой пропускной способности известных устройств.

Кроме того, в этих устройствах имеется общая линия запроса прерывания, что увеличивает время реакции ЭВМ на сигналы прерывания, так как прерывание от последующего устройства может быть воспринято только 4О после обслуживания запроса от предыдущего устройства.

Наиболее близким к n.:-едлагаемому

1 .техническим решением является устройство для сопряжения ЦВМ с пе- 4з риферийными устройствами, содержащее дешифратор, два .триггера, блок выдачи прерываний, блок управления обменом, два коммутатора, сдвиговый регистр, блок формирования четности и два блока усилителей сигналов связи, причем первые и вторые входы и выходы блока управления обменом соединены соответственно с первыми и вторыми выходами и входами блоков 55 усилителей сигналов связи, третьи вход и выход — соответственно с пер-, выми выходом дешифратора и входом

15 сдвигового регистра, первые входы триггеров и вход дешифратора соединены е соответствующими выходами первого блока усиления сигналов связи, группа входов — выходов которого является первой группой входов— выходов устройства, а группа входов подключена к группам выходов первого коммутатора и блока выдачи прерываний, первым входом соединенного с соответствующими входами блока управления обменом, первого коммутатора и выходом второго блока. усиления сигналов связи, другие входы которого подключены к соответствующим входам сдвигового регистра, блока формирования четности, первого коммутатора и блока управления обменом, входы — к соответствующим выходам блока формирования четности, первого триггера и блока управления обменом, а группа входов — выходов является второй группой входов — выходов устройства, третий вход блока формирования четности подключен к выходу сдвигового регистра, группы входов и выходов которого соединены соответственно с группами выходов и входов второго коммутатора и группами входов и выходов дешифратора (2) .

Недостаток этого устройства состоит в низкой пропускной способности вследствие ограниченных функ-, циональных возможностей, требующих повышенных затрат машинного времени в процессе обмена.

Целью изобретения является повышение пропускной способности устройства.

Поставленная цель достигается тем, что в устройство, содержащее дешифратор адреса, блок выполнения программных прерываний, блок обмена, мультиплексор адреса и два блока усиления, группы входов — выходов которых являются соответственно первой и второй группами входов — выхо-. дов устройства, первые входы и вы- . ходы соединены соответственно с первыми и вторыми выходами и входами блока обмена, выход мультиплексора адреса соединен с входом дешифратора адреса, а первый выход блока выполнения программных прерываний подключен к второму входу первого блока усиления, введены регистр команды, регистр адреса первого внешнего устройства, регистр адреса

1100615

S второго внешнего устоойства. узел задания последовательности операций, счетчик фаз, коммутатор запросов внепроцессорного обмена, коммутатор программных запросов, регистры начального и текущего адреса, регистры начальной и текущей длины массива, регистр циклов, узел перезаписи, мультиплексор данных, узел записи и узел чтения, узлы элементов И записи и чтения и блок выполнения прерываний для внепроцессорного обмена, причем третий, четвертый и пятый вхо-. ды первого блока усиления соединены соответственно с выходами узла элементов И чтения, регистра текущего адреса и первым выходом блока вы полнения прерываний для внепроцес сорного обмена, первый вход блока выполнения программных прерываний соединен с первым выходом регистра циклов, первый выход первого блока усиления соединен с первыми входами узла элементов И записи, регистра циклов, регистров начального адреса и начальной длины массива, выходы регистров начального адреса и начальной длины массива связаны соответственно с первыми входами регистра текущего адреса и регистра З0 текущей длины массива, третий выход первого блока усиления соединен с первыми входами узла записи, узла чтения, и мультиплексора адреса, первый выход первого блока усиления соединен с вторыми входами узла чтения и узла записи, подключенного выходом к вторым входам регистров начального адреса, начальной длины массива, регистра циклов и первому 40 входу узла перезаписи, второй и первый выходы второго блока усиления соединены соответственно с первым и вторым входами узла элементов И чтения, соединенного третьим 45 входом с выходом мультиплексора данных, первый, второй, третий и четвертый входы которого падключены соответственно к выходам узла чтения, регистра текущего адреса и первым 50

Ъыходам регистра текущей длины массива и регистра циклов, второй вход второго блока усиления соединен с выходом узла элементов И записи, третий вход — с выходом дешифратора адреса, второй вход узла элементов И записи соединен с первым выходом блока обмена, третий выход блока обмена соединен с первым входом блока выполнения прерываний для внепроцессорного обмена, четвертый выход — с вторым входом блока выполнения программных прерываний, третий вход блока обмена соединен с вторым выходом блока выполнения программных прерываний, четвертый вход — с вторым выходом блока выполнения прерываний для внепроцессорного обмена и вторым входом мультиплексора адреса, третий вход регистра цикла подключен к вторым входам регистров текущего адреса и текущей длины массива и выходу узла перезаписи, второй вход которого соединен с вторым выходом регистра текущей длины массива,-первые входы регистра команды, регистров адреса первого и второго внешних устройств соединены с вторым выходом первого блока усиления, вторые входы — с выходом, узла, записи, выход регистра команды подключен к первому входу узла задания последовательности операций и пятому входу мультиплексора данных, выход регистра адреса первого внешнего устройства подключен к второму входу узла задания по ледовательности операций, второму входу мультиплексора адреса, шестому входу мультиплексора данных и первым входам коммутатора запросов внепроцессорного обмена и коммутатора программных запросов, выход регистра адреса второго внешнего устройства подключен к седьмому входу мульти плексора данных, к третьему входу мультиплексора адреса, к третьему входу узла задания последовательности операций и к вторым входам коммутатора программных запросов и коммутатора запросов внепроцессорного обмена, соединенного выходом с третьим входом блока выполнения прерываний для внепроцессорного обмена, выход коммутатора программных запросов соединен с третьим входом блока выполнения программных прерываний, а третий вход — с третьим выходом второго блока усиления и третьим входом коммутатора запросов внепроцессорного обмена, подключенного четвертым входом к выходу счетчика фаз, к пятому входу мультиплексора адреса и к четвертому входу узла задания

1100615

7 последовательности операций, выход которого соединен с пятым входом блока обмена, подключенного пятым выходом к входу счетчика фаз и к третьим входам регистров текущего адреса и текущей длины массива.

Блок выполнения прерываний для внепроцессорного обмена содержит три триггера, три элемента И и элемент ИЛИ-HE причем синхронизирую- 10 щий вход первого триггера является вторым входом блока, выход соединен с информационным входом второго триггера и первым входом первого элемента И, инверсный выход и 15 вход сброса второго триггера подключены соответственно к второму и третьему входам !первого элемента И, синхронизирующий вход — к первому входу элемента ИЛИ-НЕ, а прямой вы- що ход и вход сброса — соответственно к информационному входу и входу сброса третьего триггера, синхронизирующий вход которого соединен с выходом элемента ИЛИ-НЕ, а прямой и инверс- 25 ный выходы — соответственно к первым входам второго и третьегб элементов И, вторыми входами подключенных к прямому выходу второго триггера, выход второго элемента И является вторым выходом блока, выходы первого и третьего элементов .И образуют первый выход блока, входы сброса первого и второго триггеров и первый — пятый входы элемента ИЛИ-НЕ образуют пер35 вый вход блока.

Узел задания последовательности операций содержит дешифратор, два элемента ИЛИ, два элемента И и элемент И-ИЛИ, причем группа информационных входов дешифратора является первым входом узла, первый и второй управляющие входы - соо ветственно вторым и третьим входами узла, выход первого элемента ИЛИ соединен с первым

45 входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, а второй вход — с

:первым выходом дешифратора, вторым выходом соединенного с первым и вто- 5О рым входами элемента И-ИЛИ, а третьим выходом — с первым входом второго элемента И, второй вход которого соединен с третьим. входом элемента И-ИЛИ, выходы элемен- 55 та И-ИЛИ и второго элемента И соединены соответственно с вторым и третьим входами второго элемента HJIH, выход которого является, выходом узла, а группа входов подключена к группе выходов дешифратора, третий и четвертый входы элемента И-ИЛИ и первый и второй входы первого элемента ИЛИ образуют четвертый вход чзла.

Узел перезаписи содержит элемент НЕ и два элемента И, причем первые входы первого и второго элементов И соединены через элемент НЕ с вторым входом узла, вторые входы — соответственно с первой и второй шинами первого входа узла, выходы элементов И и шина второго входа узла образуют выход узла.

Узел записи содержит дешифратор и семь элементов И, причем группа входов дешифратора образует первый вход узла, первый и второй входы первого элемента И подключены к соответствующим шинам второго входа, а выход соединен с первыми входами второго — шестого элементов И,вторые входы которых подключены к соответствующим выходам дешифратора, а выходы образуют выход узла.

Узел чтения содержит дешифратор,. элемент ИЛИ и элемент И, причем группа входов дешифратора образует первый вход узла, группа выходов подключена к группе входов элемента ИЛИ, выходом соединенного с первым входом элемента И, второй и третий входы которого образуют второй вход узла, группа выходов дешифратора и выход элемента И образуют выход узла °

Блок обмена содержит пять элементов И-ИЛИ, элемент И, элемент ИПИ, три триггера, три элемента задержки и три формирователя импульсов, прнчем выходы первого и второго элементов И-HJIH соединены соответственно с синхронизирующнм входом и входом сброса первого триггера, выход третьего элемента И-ИЛИ соединен через первый элемент задержки с синхронизирующим входом второго триггера, выходы первого и второго триггеров образуют второй выход блока, выходы четвертого и пятого элементов И-ИЛИ соединены соответственно с синхронизирующим входом и входом сброса третьего триггера, инверсный выход которого соединен через первый формирователь импульсов с пятым выходом блока и входом второго

1100615 10 первый вход первого узла захвата общей шины группы является первым входом блока, первые входы остальных узлов захвата общей шины образуют третий вход блока, вторые входы узлов захвата общей шины группы образуют второй вход блока, первые выходы подключены к группам входов шифратора и элемента ИЛИ, выход

10 которого соединен с входом элемента задержки и вторым выходом блока,вторые выходы узлов захвата общей шины группы, выход шифратора и выход элемента задержки образуют первый

15 выход блока. формирователя импульсов, первые входы первого, второго и третьего элементов И-ИЛИ соединены с выходом элемента И, вторые входы— соответственно с первой, второй и третьей шинами первого входа блока, третьи входы - соответственно с четвертой, пятой и первой шинами первого входа блока, четвертые входы первого и третьего элементов И-ИЛИ соединены с четвертым входом блока, первым входом элемента ИЛИ и через второй элемент задержки с первым и вторым входами четвертого элемента И-ИЛИ,пятые входы первого и третьего элементов И-ИЛИ соединены соответственно с третьим и четвертым входами четвертого элемента И-ИЛИ и первым и вторым входами пятого элемента И-ИЛИ и первой и второй шинами пятого входа блока, пятый вход четвертого элемента И-ИЛИ соединен с первым входом третьего формирователя импульсов, первой шиной второго входа блока и через третий элемент задержки с четвертым и пятым входами второго элемента И-ИЛИ шестым входом подключенного к инверсному выходу третьего триггера, шестой вход третьего элемента И-ИЛИ соединен с третьим входом пятого элемента И-ИЛИ и пятой шиной первого входа блока, четвертый вход пятого элемента И-ИЛИ соединен с второй шиной второго входа блока и входом сброса второго триггера,второй вход элемента ИЛИ подключен к третьему входу блока, второй вход третьего формирователя импульсов соединен с второй шиной пятого входа блока,. группа входов элемента И подключена к группе шин первого входа блока, шестая шина первого входа, соединенная с выходом элемента ИЛИ, и прямой выход третьего триггера образуют первый выход блока, выходы . второго и третьего формирователей импульсов, первая и вторая шины второго входа блока, пятая и седьмая шины первого блока образуют третий выход блока, пятая, шестая и восьмая шины первого входа блока образуют четвертый выход блока.

25

45 узла.

Блок выполнения программных прерываний содержит группу узлов захвата общей шины, элемент ИЛИ, элемент задержки и шифратор, причем

Узел захвата общей шины содержит два триггера, элемент И-НЕ, элемент ИЛИ-НЕ и три элемента И, причем первый вход первого элемента И соединен с инверсным выходом первого триггера, прямой вход которого подключен к первым входам второго и третьего элементов И и информационному входу второго триггера, а вход сброса — к выходу элемента И-НЕ, вторые входы второго и третьего элемента И подключены соответственно к инверсным и прямым выходам второго триггера,синхронизирующим входом соединенного с выходом элемента ИЛИ-НЕ, а входом сброса с информационнымвходом первого триггера и вторым входом первого элемента И,первым входом элемента И-НЕ и первым входом узла, синхронизирующий вход первого триггера, соединенный с первым входом элемента ИЛИ-НЕ, второй вход элемента И-НЕ, соединенный с вторым входом элемента ИЛИ-НЕ, и третий вход элемента ИЛИ-НЕ образуют второй вход узла, выход третьего элемента И является первым выходом узла, а выходы первого и второго элементов И образуют второй выход

Устройство позволяет подключать любые два внешних устройства, адреса которых указаны в регистрах адреса первого и второго устройств, к внепроцессорному уровню прерываI ния и в соответствии с одной командой, записанной в регистре команд, выполнять в любом сочетании операции записи или чтения с адресованными устройствами до полной передачи заданного массива, при этом остальные внешние устройства автома11006

11 тически переключены на программный уровень прерывания.

Первый интерфейс "Общая шина" представляет собой унифицированную систему магистральных связей для

5 адресов данных и управляющих сигналов между процессором, оперативной памятью и периферийными устройствами.

Второй интерфейс представляет со- 10 бой унифицированную систему магистральных связей для данных и управляющих сигналов и радиальных связей выборки устройств и сигналов прерываний. 15

Устройство осуществляет через первый блок усиления обмен данными между ЭВИ, использующей первый интерфейс, и устройствами, подключенными к второму интерфейсу через вто- 20 рой блок усиления, в режиме программного обмена, в режиме прерываний на программном уровне и в режиме прерываний на внепроцессорном уровне.

На фиг.1 представлена блок-схема устройства; на фиг.2 — функциональная схема блока выполнения программных прерываний; на фиг,3— то же, узла захвата общеи шины на

30 фиг. 4 и 5 — то же, блока обмена, на фиг.6 — то же, узла задания последовательности операций; на фиг. 7 то .же, блока выполнения прерываний для внепроцессорного обмена, на фиг.8 — то же, узла перезаписи; на фиг.9 — то же, узла записи, на фиг. 10 — то же, узла чтения.

Устройство (фиг. 1) содержит дешифратор 1 адреса, блок 2 выполнения 40 программных прерываний, предназначенных для перевода центрального процессора на выполнени.:: программ обслуживания одного из внешних устройств или самого устройства сопря- 4 жения, блок 3 обмена, выполняющий процедуры, предусмотренные алгоритмами первого и второго интерфейсов, первый блок 4 усиления, связывающий устройство с общей шиной ЗВМ, второй 0 блок 5 усиления, связывающий, устройство с интерфейсом внешних устройств, регистр 6 команды, регистр 7 адреса первого внешнего устройства, регистр 8 адреса второго внешнего уст- 55 ройства, узел 9 задания последовательности операций, указывающий на необходимость выполнить операцию

15 1.2

"Чтение" или "Запись", счетчик 10 фаз, указывающий порядковый номер фазы выполнения одной команды во время обмена информацией между внешним устройством и 3ВМ, коммутатор

11 запросов внепроцессорного обмена, переключающий в соответствии с результатами дешифрации адреса в регистрах 7 и 8 запросы на прерывание от внешних устройств на внепроцессорный уровень, коммутатор 12 программных запросов, переключающий запросы на прерывание от внешних устройств, не участвующих во внепроцессорном обмене, на программный уровень, регистр 13 начального адреса, предназначенный для хранения адреса первой ячейки массива, с которым выполняется обмен данными при внепроцессорном обмене, регистр

14 текущего адреса, указывающий в каждом цикле внепроцессорного обмена адрес на общей шине, регистр 15 начальной длины массива, указывающий размер используемого при внепроцессорном обмене массива, регистр

16 длины массива, указывающий на использованную к данному моменту длину массива, регистр 17 циклов, указывающий количество необходимых циклов обмена и уменьшающийся на единицу после однократной передачи массива, узел 18 перезаписи, осуществляющий вычитание единицы из регистра 17 циклов и перезапись содержимого регистра 13 начального адреса в регистр 14 текущего адреса и содержимого регистра 15 начальной длины массива в регистр 16 текущей длины массива,