Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С (ЖОНТРШБН содержащее накопитель , упр ляюоще входы которого являются соответственно перв)ым входом обращения и йе|юьм входом записисчитывания усч йства, первый элемент И и основную группу из п триггер (Ю, выходы которых являются выходам а% еоциативмого считывания устройства, причем первые входал п триггеров основной группы, где тразрядность адреса и , подключены к адресным входам накогостеля и являются основными адресньво входами устройства, от ли ч а ю щ е е с я тем, что./ с целью повыше ния надекности за счет повышения достоверности контроля и быстродействия устройства, в него введены сумматор по модулю два, одни из входов которого подключены соответствеЯ1Н к информационным выходам и к иифа|й«а ционшлм входам устройства,блоки сравнения, первая группа элементов И, блок обработки многозначного ответа . и (п-1) дополнительных групп из И триггеров, первые выходы которт соединены с первыми выходами соответствующих триггеров основной группы. Ефичем вторые выхода триггеров основной и дополнительных групп подключены к первым входам соответствующих блоков .сравнения, выходы которых подкдючешл к оДиин ИЗ входов блока обработки многозначного ответа, первый вход Кто триггера, где К 1, «.. (-1) К-й дополнительной группы, кроме последней, соединен с первым входом (т+1)-го триггера той же группы , первые входа1 триггеров дополнительных подколочены к первым входам Соответствующих триггеров основной грушил, выходы первого элемента И и элементов И первой группы I соединесш соответственно со вторыми входами триггеров основной и допол- . (Л нителывлс групп и одними из выходов с блока обработки многозначного ответа , другие входы и другие выходы § которого являются соответственно одт ними из управляющих входов и контрольных выходов устройства, первые входы первого элемента И и И первой группы объединены и являются э ДРУГ1Ш управЛя(Ш(им входом устройства, р вторые входы первого элемента И и р . одного из элементов И первой группы 9 30 являются дополнительными адресными входами устройства, вторые входы других элементов И первой группы подключены к адресным входам накопителя , вторые входы блоков сравнения соответственно объединены и являются входаш маскирбвания устройства, . вторым входом записи-считывания которого и другим контрольным выходом которого являются-другой вход и выход с: о атора по модулю два, первые входы (n-m) триггеров основной и

СОЮЗ СОВЕТСНИХ

COUIW

РЕСОУБЛИН

ОПИСАНИЕ ИЗОБРЕ

1ООУДАРОТВЕННЫЙ НОМИТЕТ OOCP

ACk ДЕЛАМ ИЭОБРИЛЕНИЙ И OfHPbfT34l (21) 3550732/!8«24.

;(22) 06.01.83 (46) 30.06.84. Bien. Ф .24 (72) Б. В.Барашенков (53) 681<327(088.8} (56) 1. Авторское свипетельства СССР . В 555438, кл. G 11 С 29/09, 1977.

2. Авторское свидетельства СССР

В 273281, кл. G 11 C.29/00, 1970; (йратотип).. (54)(57) 1.- ЗАПОИИИАМЩЕЕ УСТРОЙСТВО

С САИОКОНТРОДЕИ,- содержащее накопитель,.управлявцие входы «аторого являются соответственно первым вхо-: дои обращения и аефвыи вхадаи записисчитйваняя устройатва, первый элемент И и аснавнув группу из п триггеров, первые выходы «отарых являются выходаии ассоциативного считываний устройства, причем первые вха" ды tn триггеров основной группы, где ln — разрядность адреса и tn.Aft подключены к адресныи входаи накопи-, теля и являются основными а@ресныии входаии устройства, о т л и ч а в" щ е е с я тем, что., e целью повыше". ния надеаности за счет повышения .достоверности контроля и быстродействия устройства, в него введены сумма-. тор по модулю,два, одни из входов которого подключены соответственна к информационным выхадаи и к иифсфмациаиныи входаи устройства,бяоки сравнения, первая группа элементов И, блок обработки иногозначного отеета и (ь-1) дополнительных групп из й. триггеров, первые выходы которых соединены с первыми в лходаии соответствующих триггеров основной группы,,SU„„11 6 8 А причем вторые выходы триггеров основной и дополнительных групп попключеиы к первым входам соответствующих бпоков сравнения, выходы которых подключены к одним из входов блока обработки инагазначного ответа, первый вход K-.го триггера, где К = 1,, ° . р (а-1) К-й дополнительной группы, кроме последней, соединен с первым входаи (в+1)-го триггера той же группы, первые входы триггеров дополнительных групп подключены к первым входам соответствующих триггеров основной группы, выходы первого элемента И и элементов И первой группы соединены соответственно са вторыми Е входаии триггеров основной и дополнительных групп и одними из выходов блока обработки иногозначного ответа, другие входы и другие вводы которого являются соответственно opi

Ф ними нз управляющих входов и контроль ных выходов устройства, первые входы нервога элемента И и элементов И первой групцы объединены и являются другим управляющим входом устройства, вторые входы первого элемента И и .одного из элементов И первой группы являются даполнительныии адресными входаии устройства, вторые входы других элементов И первой группы подключены к адресным входам накопителя, вторые входы блоков сравнения соответственно объединены и являют- )Фь ся входами маскирования устройства, вторым входом записи-считывания которого и другим контрольным выходом которого являются-другой вход и выход сумматора по модулю два, первые входы Ь-я!) триггеров основной и

00638

11 двух последних дополнительных групп являются разрядными входами устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок обработки многозначного ответа содержит триггеры, вторую группу элементов И, группу элементов И-ИЛИ, элементы И со второго по пятый, элемент ИЛИ и элемент НК, выход и вход которого соединены соответственно с первыми входами второго и третьего элеменФов И, вторые входы которых объединены, причем прямые выходы триггеров подключены к первым входам элементов И-ИЛИ группы, вторые входы которых соединены с выходом первого элемента И, третьи входы элементов ИИЛИ группы, кроме первого, подключены к выходам элементов И второй группы, первые входы которых соединены с инверсными выходами одних из триггеров, выход второго элемента И подИзобретение относится к вычислительной технике.

Известно запоминающее устройство с самоконтролем, в котором исполь зуется информационная избыточность на 5, группу слов ЗУ для обнаружения и диагностирования. ошибок при считывании информации ЗУ 11.

Недостатком этого устройства явля- ется низкая достоверность контроля.

Наиболее близким к данному изобретению является запоминающее устройство с самоконтролем, включающее в себя регистр, содержащий триггеры со счетным входом, элементы И, накопи- 15 тель, блок начальной установки и разрядный коммутатор, причем первые входы всех разрядов регистра соединены шйиой выборки, вторые входы регистра каждого разряда соединены с первыми 20 адресными шинами,.выходные числовые вины, шины считывания и поиска, соединенные с выходами каждого разряда регистра, первые адресные шины соеди-.. нены с входами накопителя, которое 25 при одном цикле контрольного считывания информации проверяемого множеключен к третьему входу первого элемента И-ИЛИ и. второму входу первого из элементов И второй группы, второй вход каждого последующего элемента И второй группы соединен с выходом предыдущего элемента И второй группы, выход элемента ИЛИ подключен к первому входу четвертого элемента И, второй вход которого соединен с одним из входов пятого элемента И и управляющими входами триггеров, входы которых соединены со входами элемента ИЛИ и другими входами пятого элемента И н являются одними нз входов блока, одними из выходов которого являются выходы элементов И-ИЛИ группы, вход элемента НЕ, второй вход второго элемента И и второй вход четвертого элемента И являются другими входами блока, другими выходами которого являются выходы четвертого и пятого элементов И соответственно. ства слов ЗУ диагностирует (указывает адерс) одиночную ошибку и обнаруживает некоторые типы многократных ошибок (23, Недостатком этого устройства является то, что оно не позволяет различать одиночную ошибку от многократной ошибки нечетной кратности, а также производить диагностирование многократных ошибок без проведения дополнительных циклов контрольного считывания информации, что снижает достоверность контроля, т.е. снижает его надежность, особенно в случае ошибок типа "сбоя", а также его быстродействие, и, кроме того, устройство ориентировано на контроль накопителя, с заранее известной информацией (ПЗУ), что ограничивает область его применения.

Целью изобретения является повышение надежности за счет повышения достоверности контроля и быстродействия устройства эа счет возможности диагностирования многократных ошибок (двойных H тройных) при одном цикле контрольного считывания информации.

0638

3 110

Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее накопитель, управляющие входы которого являются соответственно первым входом обраще- 5 ния и первым входом записи-считывания устройства, первый элемент И и основную группу из и триггеров (где п — разрядность накопителя), первые выходы которых являются выхо- 10 дами ассоциативного считывания устройства, причем первые входы rn триггеров основной группы (где — разрядность адреса и rn h h ) подключены к адресным входам накопителя и явля- 15 ются основными адресными входами устройства, введены сумматор по модулю два, одни из входов которого подключены соответственно к информационным выходам и к. информационным входам 20 устройства, блоки сравнеиня, первая группа элементов И, блок обработки многозначного ответа и (h-1) дополнительных групп иэ .п триггеров, первые выходы которых соединены с 25 первыми выходами соответствующих триггеров основной группы, причем вторые выходы триггеров основной и дополнительных групп подключены к первым входам соответствующих бло- 30 ков сравнения, выходы которых подклю-. чены к одним из входов блока обработ-. ки многозиачного ответа, первый вход

K-гд триггера (где К = 1,..., (-1)

К-й дополнительной группы, кроме пос- у5 ледней, соединен с первым входом (+1)-го триггера той же группы, первые входы триггеров дополнительных групп подключены к первым входам соответствующих триггеров основной 40 группы, выходы первого элемента И и элементов И первой группы соединены соответственно со вторыми входами триггеров основной и дополнительных групп и одними из выходов блока об-. 45 работки многозначного ответа, другие входы и другие выходы которого явля:ются соответственно одними из управляющих входов и контрольных выходов устройства, первые входы первого эле-50 мента И и элементов И первой группы объединены и являются другим управляющим входом устройства, вторые входы первого элемента И и одного из элементов И первой группы являются дополнительными адресными входами устройства, вторые входы других элементов И первой группы подключены к адресным входам накопителя, вторые входы блоков сравнения соответственно объединены и являются входами

,маскирования устройства, вторым входой записи -считывания которого и другим контрольным выходом которого являются другой вход и выход сумматора по модулю два, первые входы (h-в) триггеров основной и двух последних дополнительных групп являются разрядными входами устройства.

Блок обработки многозначного ответа содержит триггеры, вторую группу элементов И, группу элементов ИИЛИ, элементы И со второго по пятый, элемент ИЛИ и элемент НЕ, выход и вход которого соединены соответственно с первыми входами второго и третьего элементов И, вторые входы которых объединены, причем прямые выходы триггеров подключены к первым входам элементов И-ИЛИ группы, вторые входы, которых соединены с выходом первого элемента И, третьи входы элементов И-ИЛИ группы, кроме первого, нодключены к выходам элементов И. второй группы, первые входы которых соединены с инверсными выходами одних из

1 триггеров, выход второго элемента И подключен к третьему входу первого элемента И-ИЛИ и второму входу первого из.элементов И второй группы, второй вход каждого последующего элемента И второй группы соединен с выходом предыдущего элемента-И второй группы, выход элемента ИЛИ подключен к первому входу четвертого элемента И, второй вход которого соединен с од0 ним из входов пятого элемента И и управляющими входами триггеров ° входы которых соединены со входами элемента ИЛИ и другими входами пятого элемента И и являются одними из входов блока, одними из выходов которого являются выходы элементов И"ИЛИ группы, вход элемента НЕ, второй вход второго элемента И и второй вход четвертого элемента И являются другими входами блока, другими выходами ксФорого являются выходы четвертого и пятого элементов И соответственно, На фиг. 1 представлена функциональная схема предложенного устройства, на фиг. 2 — функциональная схема бло" ка обработки многозначного ответа.

Предложенное устройство содержит (фиг. 1) накопитель 1, сумматор 2 по модулю два, первый элемент И 3, пер1100638 вую группу элементов И 4, основную группу триггеров 5, дополнительные группы триггеров 6, блоки 7 сравнения и.блок 8 обработки многозначного ответа с одними из входов 9. 5

На фнг. 1 обозначены основные 10 и дополнительные 11 адресные входы устройства, управляющий вход 12 устройства, предназначенный для подачи сигналов разрешения выборки группы триггеров, первый вхбд 13 обращения, информационные входы 14 и выходы 15 устройства, одни из выходов 16 блока 8 обработки многоэначного ответа, выходы 17 ассоциативного считъвания IS и разрядные входы !8 устройства, управляющие входы 19, 20, 21 устройства, предназначенные для ввода сигналов признака поиска, признака записисчитъ вания и ассоциативного обраще- 20 ния соответственно, первый 22 и второй 23 входы записи-считывания, контрольные выходы 24, 25, 26 и входы маскирования 27 устройства:

Блок 8 обработки многозначного ответа содержит (фиг. 2) элемент ИЛИ28, группу элементов И-ИЛИ 29, триггеры 30, второй 31 и третий 32 элементы И, вторую группу элементов И 33, четвертый 34 и пятый 35 элементы И зо и элемент НЕ 36.

Устройство работает следукщим образом.

Сумматор 2 производит сложение кодов на входах 14 и выходах 15 (фиг. 1).

При нечетном количестве единиц в кодах чисел на выходе 26 формиру ется сигнал "1", при четном — "0".

Предполагается, что при операции 4р

"Чтение" из накопителя сумматор 2 производит сложение по модулю два только кодов чисел, считываемых на ,выходе 15, а при операции "Запись"кодов чисел на входах 14 и выходах 15. 4

Считается, что при операции "Запись" по некоторому адресу предварительно считывается информация по этому адресу на выходы 15.

Для контроля считывания информации из накопителя 1 используется проверка на четность с применением. кода Хемминга.

Вектор полной проверки представляет собой поразрядную сумму по модулю два двоичных кодов адресов накопителя 1, с которых считывается нечетное количество "единиц".

Старший разряд полной проверки представляет собой, сумму по модулю

1 два всей считываемой из накопителя 1 информации.

Вектор полной .проверки содержит (1+ 2og

Н вЂ” количество адресов).

Вектор частичной i --ой проверки представляет собой поразрядную сумму по модулю два кодов адресов накопителя 1, имекщих единицу в -ом разряде кода адреса и нечетное количество единиц, считываемых по этому адресу (где 1 ъ I йа).

Вектор частичной проверки содержит (1+ goy И ) разрядов. Базисным разрядом вектора частичной . 1-й проверки называется ее i-й разряд.

Значение старшего разряда частичной проверки равно значению базисного разряда и количество частичных сумм равно 1о H.

Аппаратно векторы проверок образуются с помощью триггеров 5 и 6, реализующих операцию сложения Ilo модулю два кодов адресов накопителя

Каждой i-й частичной проверке соответствует i-я из групп триггеров 5 и 6. Полной проверке соответствуют (n-m) групп триггеров 5 и 6 (для рассматриваемого случая

m+2) .

Принадлежность кода адреса накопителя 1 1-й проверке определяется значением i -го разряда кода адреса.

Для формирования проверочных сумм (выполнения поразрядного суммирования rio модулю два и накопления результатов) соответствукщие группъ1 триггеров 5 и 6 выбираются по содержанию суммируемого кода адреса.

Векторы полных и частичнъпс проверок образуются группами триггеров 5 и 6 в процессе записи информации в накопитель 1.

Если информация при контрольном считывании соответствует записанной, значения проверок во всех триггерах 5 и 6 дополняются до нуля в процессе считывания и суммирования.

В случае одиночной ошибки (изменения частности информации в одном адресе) при считывании из накопителя 1 значения векторов частичных проверок могут образовывать: во-первых, нулевой вектор — для тех проверок, в которые не включает7 11006 ся код адреса ошибки,.т.е. код адреса содержит "0" в разрядах, соответствующих базисным разрядам проверок, во-вторых, ненулевой вектор, равный вектору общей проверки — для тех проверок, в которые включается код адреса ошибки, т.е. код адреса содержит "1" в разрядах, соответствующих базисным разрядам проверок.

В соответствии с рассмотренными 10 значениями частичные суммы образуют два множества: 8, S

1

В случае двоййой ошибки (изменение четности информации в двух адресах при считывании из накопителя 1) 15 значения частичных проверок в триггерах 5 и 6 могут образовывать: во -первых, нулевой вектор — для тех проверок, в которые не входят адреса ошибок, т.е. эти. адреса со- 20 держат "0" в разрядах, соответствующих "базисным" разрядам проверок, во-вторых, ненулевой вектор, равный вектору общей проверки — для тех проверок которые включили каждый 25 иэ адресов ошибок, т.е. эти адреса содержат "1" в разрядах, соответствукщих базисным разрядам проверок, в-третьих, хотя бы один ненулевой гектор, не равный вектору общей про- З0 верки.

В первых двух случаях "базисные" разряды частных проверок содержат "0" в последнем случае - 1 .

1Е i !

Код адреса одной иэ двух ошибок Ç5 определяется проверками, содержащими "1" в базисном разряде. Код адреса второй ошибки находится как результат сложения векторов первой ошибки,и вектора общей проверки. В .4о соответствии с рассмотренными эиачео ниями частичные суммы образуют три множества.

В случае тройной ошибки (измене-: ние четности информации в трех адре- 45 сах при считывании из накопителя 1) значения частичных проверок могут образовывать S<, S1, Sгг. г во-первых, нулевой вектор - для проверок, в которые не включены ад 50 реса ошибок, т,е. эти адреса содер» жат "0" в разрядах, соответствушщик

"базисным" разрядам проверок, во-вторых, не нулевой вектор, не равный вектору общей проверки — для тех проверок, которые включают один из адресов ошибок и, следовательно, определяют адрес одной ошибки, 38 8 в-третьих, не нулевой вектор, не равный вектору общей проверки — для тех проверок, в которых содержатся два из трех адресов ошибок, т.е. два адреса -ошибок содержат "1" в разрядах, соответствующих базисным разрядам проверок, в-четвертых,.вектор, равный вектору общей проверки - для тех проверок, которые- включают каждый из трех адресов ошибки, т.е. эти адреса содержат "1" в разрядах, соответствукщих базисным разрядам проверок. Вектор любой из трех: ошибок не может равняться сумме трех векторов ошибок, так как сумма двух оставшихся векторов не равна нулю вследствие того, что они различаются хотя бы в одном; разряде, . В соответствии с рассмотренными значениями частичные суммы образуют

80 81 82 1Э

В первом и третьем случаях базисные разряды частичных проверок содержат "О™.

Во втором и четвертом случаях базисные разряды частичных проверок содержат "t".

В случае трехкратной ошибки хотя бы одно иэ множеств $1 или 8

3 Э не пусто.

Если множество S пусто, то мно3 жество S â качестве своих элемен° 3 тов содержит все три вектора (адреса) ошибок, которые можно выделить вследствие их попарного неравенства.

Если $3г не пусто, вектор одной иэ трех ошибок мсюкнЬ найти сложением какого-либо из элементов множесРва 8 (значение которого представляет собой суммы пар векторов ошибок) с вектором общей проверки, содержащей сумму трех векторов ошибок.

Вычитая полученный вектор одной из ошибок из тех проверок, в которые он входил, можно получить новое содержание множества всех проверок, которое соответствует случаю двойной ошибки.

Процедура определения адресов двойных ошибок описывалась выше.

Рассмотренные случаи определяют четыре попарно раэличимьас и не переI секающихся множества векторов проверок.

Анализ принадлежности векторов частичных проверок, полученных в результате контрольного суммирования

9 »00 к рассмотренным множествам, позволяет определить кратность ошибок (одиночная, двойная нли тройная), а также адреса всех одиночных, двойных и тройных ошибок. Анализ выполняется с помощью операций поиска и поразрядного сложения по модулю два, выполняемых в триггерах 5 и 6.

Описываемое устройство работает в режимах начальной установки, "рабо- 1О та", контроль.

В режиме начальной установки в накопитель 1., в триггеры 5 и 6 записывается код "0", для чего на входы 10 подается последовательность ад- 15 ресов и производится -запись кода "0".

После этого реализуется операция

"поиск "!" — запись "0" по всем триггерам 5 и 6.

В режиме "Работа" производится 2О запись и считыванке внешней информации- на входах 14 и выходах в накопитель 1. Если сумма по модулю два записываемой и считываемой информации по некоторому адресу равна единице 25 на выходе 26 сумматора 2, то производится запись кода со входов 10 в те группы триггеров 5 и 6, которым соответствуют "1" в коде адреса. При этом элементы И 3, 4 открыты, íà Зб входы 11 поданы сигналы "!", а на входы !8 — код "0", тем самым в (rr-tlat) триггерах 5 и 6 накапливается значение вектора полной проверки.

При равенстве записываемых в накопи- 35 тель 1 и считываемых кодов сигнал на выходе 26 равен "0". Запись в триггеры 5 и 6 не производится, сигналы на входах 11, 12 и 2 1 равны "0". При операции Чтение из накопителя 1 4О запись в триггеры 5 и 6 не производится

Предполагается, что накопитель 1 выполняет две операции: "Считывание" и Считывание - запись". Над информацией, содержащейся в триггерах 5 и 6," выполняются адресные операции ("Считывание", "Запись") и ассоциативные операции (" Поиск-ответ", "Поиск-считывание", "Поиск-запись").

Вид операции определяется значе- 50 нием "0" или "!" сигнала признака

"Запись-чтение" на входе 20, сигнала на входе 21, сигнала признака "Поиск" на входе 19, сигнала разрешения выборки на входе 12. 55

При адресных операциях значения сигнала "Поиск" на входе 19 равно "0", при ассоциативных — "1".

638 1О

Адрес, по которому производится обращение к накопителю 1, подается на входы 10, а коды чисел — на входы 14 и выходы 15 соответственно.

Коды, хранящиеся в накопителе 1, считываются на выходы 15 при каждом обращении по входу 13.

Выборка групп триггеров 5 и 6 мо " жет быть групповой или одиночной при операциях "Запись" или "Поискзапись" и одиночной — при операции

"Чтение", "Поиск-считывание".

При адресных операциях это обеспечивается соответствующим выбором кода адреса на входах 10, 11, который поступает на входы триггеров 5 и 6 через элементы И 3,4, открытые сигналом на входе 12. Код информации, записываемой в триггеры 5 н 6, поступает на входы 1О и 18 выбранной группы триггеров 5 и 6.

Записываемая информация складывается по модулю два с хранимой в триггерах 5 и 6, в которых остается сумма.

Запись в любом разряде может быть маскирована сигналов на входах 27 блоков 7, поступающим по выходу 17, используемому также и для вывода информации во внешнее устройство (ЭВМ) лри операции "Считывание".

При операции "Запись" триггеры 5 и 6, которые связаны со входами 1О

18 базисных разрядов и входят в старшие разряды групп триггеров 5 и 6, информационно дублируют триггеры 5 и 6 базисных разрядов.

При операции "Поиск-ответ," код поиска подается ка выходы 17.

Сигналы совпаденкя при поиске образуются блоками 7, поступают на входы 9 и анализируются блоком 8.

При наличии хотя бы одного совпадения кода в триггерах 5 или 6 и кода на выходах 17 блоком 8 выдается сигнал ™1" на выход 24, а прн отсутствии совпадения — "0". При операции "Поиск-запись", определяемой управляющими сигналами на входах 22, 23, блоком 8 одновременно активизируются для записи те из выходов !б, на которые проходят сигналы совпадения со входом 9 (фиг. 2); выработанные блоками 7 в процессе поиска.

При операции "Поиск-чтение" те выходы 16, на которые поступают через блок 8 сигналы совпадения с вы11 1100 ходов блоков 7, возбуждаются для считывания последовательно.

Считываемый из выбранной блоком 8 по выходу 16 группы триггеров 5 или

6 код передается на выход 17. 5

Рассмотрим работу блока 8 при ассоциативных операциях.

При операции "Поиск-ответ" на вход 19 (фиг, 2) подается сигнал "1", в результате чего элемент ИЛИ 28 фор- t0 мирует сигнал "1" на выходе 24 при наличии хотя бы одного сигнала совпадения на входах 9.

Сигнал "1" на выходе 25 формируется элементом И 35 при наличии t5 совпадения на всех входах 9.

Состояние входов 9 запоминается в триггерах 30.

При операции "Поиск-запись" информация из триггеров 30 через элемен- 20 ты И-ИЛИ 29 передается на выходы 16, на входе элемента И 31 формируется сигнал "1" при наличии сигнала "1" на. входе 2 1 и сигнала "0" на входе 20, что обеспечивает групповую 25 запись информации в триггеры 5 и 6 (фиг. 1) в соответствии с кодом информации, содержащейся в триггерах 30.

При операции "Поиск-считывание" сигнал "1" на выходе элемента И 32, образунщийся при сигналах "1" на входах 20 и 21, проходит до того из элементов И 33, который соответствует триггеру 30, находящемуся в состоянии "1", что обеспечивает сиг- 35 нал "1" на выходах этого элемента И 33, соответствующего ему элемента И-ИЛИ 29 и на соответствующем из выходов 16, что обеспечивает выборку информации из соответствующей 40 группы триггеров 5 или 6.

При адресных операциях сигнал "0" на входе 21 блокирует активизацию выходов 16 со стороны блока 8.

Рассмотрим работу устройства В ре-<5 жиме контроля.

Процедура контроля разделяется на два цикла: контрольного считывания информации из накопителя 1, 50 анализа результатов контрольного суммирования.

При контрольном считывании информации на входы 10 подается последовательность адресов накопителя 1 на 55 входы 11 — код "1", на входы 18 (1л+1)-го и (tv+2)-го триггеров 5 и 6 коды "0" и "1" соответственно, на

638 12 вхоД 12 — код, равный. значению сигнала на выходе 26.

При сигнале "1" на выходе 26 производится запись в триггеры 5 и 6, выбранные кодом адресов на входах 10 и 11 при открытых сигналом на входе 12 элементах И 3 и 4.

Анализ результатов контрольного суммирования производится следующим образом.

В режиме "Поиск-ответ" производится поиск нулевого кода триггеров 5 и 6. При отсутствии ошибок состояние всех триггеров 5 и 6 — нулевое, и на выходах 24, 25 блоком 8 формируется сигнал "1".

При наличии хотя бы одного нулевого слова в группах триггеров, 5 и 6 на выходе 25 формируется .сигнал "8".

В этом случае в режиме ".Считывание" сигналом на входах 11 выбирается (в+2) группа триггеров 5 и 6 и их содержимое анализируется внешним устройством (ЭВМ).

Нулевое состояние группы триггеров 5 или 6 соответствует наличию четного количества ошибок при контрольном считывании информации из накопителя 1, эти ошибки не могут быть диагностированы устройством в общем случае.

При ошибках кратностью до трех включительно состояние триггеров 5 и 6 — ненулевое.

В этом случае нулевое значение старшего разряда в группе триггеров 5 и 6 соответствует двойной ошибке.

Рассмотрим определение адресов двойной ошибки.

Производится поиск "1" в (а+1)-м разряде группы триггеров 5 или 6 при массированных остальных разрядах в режиме "Поиск-считывание".

РезульФат поиска (сигналы на входах 9) анализируется блоком 8, который обеспечивает выборку (счнтывание) информации из одной,из групп триггеров 5 или 6, имеющей "1" на выходе 17 в старшем разряде.

Считанный код является адресом одной из ошибок.

Для определения адреса второй ошибки производят вычитание (поразрядное сложение по модулю два) считанного кода с информацией в (в+2) -й группе триггеров 5 или 6, которая

13 1100 является суммой векторов адресов двух ошибок.

Вычитание производится записью считанного кода в (m+2)-ю группу триггеров 5,6, выбранную сигналои "1" на (m+2)-м входе 11 в режиме "Запись" при открытых элементах И 3,4 сигналом "1" на входе 12. Результат вычитания является адресом второй ошибки и считывается на выходы 17. 10

Если из (m+2)-й гр уппы триггеров 5, 6 считался код, старший разряд которого равен "1", то количество ошибок нечетно (одна илн три) и диагностирование производится следукщим об- 1 разом.

В (а+ 1)-х триггерах 5 -и 6 содержатся единицы в тех группах rn триггеров 5 6, которые содержат код "0". и код вектора полной проверки в щ (в+2)-х триггерах 5 и б. Для диагностирования производится поиск "0"запись "1" в (m+2)-х триггерах 5 и 6 групп, причем "Поиск 0" производится во всех группах триггерод 5 . г5 и б (беэ маскирования) а запись "1"только в (н +1} -х триггерах групп.

Затем производится поиск кода, считанного из всех триггеров 6 (в+2)-й группы, кроме (в+1)-го триггера 6, который маскируется, и запись "1" в зависимости от результата поиска в (щ+2)-е триггеры 5 и 6 тех групп, которые содержат код, равный коду (И+2)-й группы триггеров 5,6

Если в результате рассмотренных операций (в+1)-е триггеры 5 и б всех групп содержат единицы, ошибка является одиночной, ее адрес хранится

s (m+2)-й группе. Информация в (35+1)-х триггерах 5 и 6 определяется операцией "Поиск 0".

Если в (а+1)-z триггерах 5 и б не содержатся нули, то блок 8 вырабатывает сигнал "0" на выходе 24, при наличии которого производится считывание кода адреса одиночной ошибки на выходы 17 из (в+2)-й группы триггеров 5, б. В противоположном случае на выходе 24 вырабатывается сигнал 1, что соответствует трехИ Н

50 о кратной ошибке.

Диагностирование трехкратной ошибки производится следующим образом.

Производится поиск групп тригге- SS ров 5 и 6, содержащих сумму адресов двух ошибок. Достаточным признаком таких групп триггеров 5, б является

638 14 нулевое значение (Н -в)-х триггеров 5 н 6 (так как все содержащие нули группы триггеров 5 н 6 отмечены "1" в (tv+1)-х.триггеров 5 и 6 в результате предыдущих операций) .

Поиск этих регистров производится как операция "Поиск 0" в (n-m) -х триггерах 5 и 6 при маскированных остальных триггерах 5 и б.

Если блок 8 вырабатывает сигнал

"0" на выходе 24, то векторы. кодов адресов ошибок ортогональны и могут быть определены поиском групп триггеров 5 и 6 ° содержащих адрес одной ошибки, и считыванием элементов множества.

Признаком таких групп триггеров 5 и 6 является значение "1" в ь -х триггерах 5 и 6 при значении "0" I в (в+1)-х триггерах 5 и 6. Множество групп триггеров 5 и 6, содержащих сумму трех ошибок н значение "1" в и-м триггере 5 (или 6), отмечено

"1" в (ос+1)-и триггере 5 (или 6) в результате иредыдущих операций.

Поиск этих групп триггеров 5 и б осуществляется как операция "Поиск 1" в и-х и "Поиск 0" в (в +1)-х триггерах 5 и 6 при маскированных остальных триггерах 5 и 6 и последующее считывание е выборкой от блока 8, что обеспечивает считывание кода адреса первой ошибки на выходы 17.

Получение адресов второй и третьей ошибок обеспечивается режимом

"Поиск-запись 1". Поиск производится на соответствие с кодом адреса первой ошибки.

Запись производится в (ео1)-е триггеры 5 и 6 при маскировании остальных триггеров 5 и 6.

1Получение адреса второй и третьей ошибок для образованного распределения информации в триггерах 5 и б производится аналогично рассмотренным операцияи считывания адреса первой ошибки.

Если после получения адреса второй ошибки поиск группы триггеров 5 или

6 с кодом адреса третьей ошибки дает результат "0" на выходе 24, код адреса третьей ошибки нулевой, так как этот адрес не может входить в частичные проверки и его информация контролируется р-ми триггерами 5, 6 (тн-1), 0ъ+2)-х групп.

Если блок 8 при поиске регистров

fc кодами множества $ вырабатывает э

15 11 сигнал "1" на выходе 24, то адрес первой ошибки можно найти вычитани- ем (сложением по модулю два) элементов множества S с суммой трех оши2

2 бок (элементами множества S» которая хранится в (ted+1) и (в+2)-х группах триггеров 5,6.. Для этого используются режимы "Поиск-считывание" элементов множества 8 и запись его в (m+2)-ю группу триггеров 5,6.

Поиск производится на соответствие с кодом, содержащим "0" в (а+1)-и (в+2)-м разрядах при маскировании остальных разрядов.

Считанный блоком 8 код записывается в регистр (в+2)-ю группу триг герон 5, 6 и образует код адреса первой ошибки как результат суммирования.

Для определения адресов второй, и третьей ошибок предварительно получают распределение информации в триггерах 5 и 6, соответствующее наличию двух ошибок (второй и третьей) в считанной из накопителя f информации.

Для этого код адреса первой ошибки, находящийся в (а+2)-й группе .

00638 16

Ф триггеров 5,6, вычитают из тех проверок, в которых он присутствовал.

Эта процедура обеспечивается режимом "Запись" в триггеры 5 и 6 при

5 подаче на входы 1О кода адреса первой ошибки, сигналов "1" на входы 11 и 12, при этом (nH 1)-е триггеры 5 и 6 всех групп устанавливаются в состояние, "0" в режиме "Поиск t" -

® запись "0" при маскированных остальных триггерах 5 и 6.

Обработка нового распределения информации производится по приведенному алгоритму диагностирования двойной ошибки.

Таким образом, предлагаемое устройство дает возможность диагностировать одиночные, двойные и тройные

:ошибки за один цикл контроля, т.е. локализовать многократные сбои,.что повышает достоверность контроля и быстродействие устройства.

Технико-экономическое преимущест25 во предложенного устройства заключа.— ется в его более высокой надежности, достигаемой повышением "достоверности контроля и быстродействия устройства по сравнению"с прототипом. l100638

eva 1

1100638

ВНИИПИ Заказ 4585/38 Тираж 575 Подписное

Филиал ППП "Патент", г. Ужгород, ул.Проектная,4