Модуль интегрирующей вычислительной структуры

Модуль интегрирующей вычислительной структуры

Иллюстрации

Показать все

Реферат

 

1. МОДУЛЬ ИНТЕГРИРУЮЩЕЙ ВЫЧИСЛИТЕЛЬНОЙ СТРУКТУРЫ, содержащий коммутатор и цифровой интегратор, причем выход установки в исходное состояние, группа выходов начальных данных подынтегральной функции и выход импульса сопровождения начальных данных под1 щтегральной функции коммутатора соединены соответственно с входом установки в исходное состояние , с группой входов начальных данHbFX и входом разрешения записи начальных данных цифрового, интегратора , а первый вход, группа входов и второй вход коммутатора соединены соответственно с входом выбора модуля , с шиной начальных данных модуля и входом сброса модуля, отличающийся тем, что,, с целью расширения области применения путем рещения более сложных систем урявиений, в него дополнительно регистр адреса модуля, группа из 3 регистров адреса входных приращений (гдej число входных приращений цифрового интегратора), блок сравнения адресов .модуля, группа из 3 блоков сравнения адресов входных приращений, группа из Л триггеров положительных приращений, группа из 3 триггеров отрицательных приращений, группа из 3 входных элементог. Ч положительных приращений, группа из 3 входных элементов И, отрицательных приращения , выходные элементы И положительных и отрицательных приращений, счетчик тактов, элемент ИЛИ, неполный дешифратор и формирователь длительности импульсов, причем выход установки в исходное состояние, 1 -я ( 1, 2,3,... Л ) группа информационных выходов и выход -го импульса из групi пы выходов импульсов сопровождения начальных данных коммутатора соединены соответственно с входом установки нуля, группой информационных входов и входом разрешения записи 1 -го регистра адреса входных приращений группы, а выход установки в исходное состояние, (Л -|-1)-я группа информационных выходов и выход

СОЮЗ СОВЕТСКИХ

ВЛ

РЕСПУБЛИК

09) (И) 3Ш G 06 F 7/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬП ИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3475115/18-24 (22) 26.07.82 (46) 07.07.84. Бюл. Р 25 (72) И.М.Криворучко (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

N - 650085, кл. G 06 F 7/64, 1978.

2. Авторское свидетельство СССР

Ф 646354 кл. G 06 F 7/64, 1978.

3. Авторское свидетельство СССР

N 758201,кл.G 06 F.7/64,1979 (прототип) (54) (57) 1. МОДУЛЬ ИНТЕГРИРУ10ЩЕЙ ВЫЧИСЛИТЕЛЬНОЙ СТРУКТУРЫ, содержащий коммутатор и цифровой интегратор, причем выход установки в исходное состояние, группа выходов начальных данных подынтегральной функции и выход импульса сопровождения начальных данных подынтегральной функции коммутатора соединены соответственно с входом установки в исходное состояние, с группой входов начальных данных и входом разрешения записи начальных данных цифрового.интегратора, а первый вход, группа входов и второй вход коммутатора соединень: соответственно с входом выбора модуля, с шиной начальных данных модуля и входом сброса модуля, о т л и ч аю шийся тем, что,. с целью расширения области применения путем решения более сложных систем урлвнений, в него дополнительно в. ер,ены регистр адреса модуля, группа из ) регистров адреса входных приращений (гдето число входных приращений цифрового интегратора), блок сравнения адресов ,модуля, группа из 3 блоков сравкения адресов входных приращений, группа из 3 триггеров положитель— ных приращений, группа из 3 триггеров отрицательных приращений, груп— па из g входных элементо:. И положительных приращений, группа из 1 вход— ных элементов И отрицательных приращения, выходные элементы И положитель— ных и отрицательных приращений, счетчик тактов, элемент ИЛИ, неполный дешифратор и формирователь длительности импульсов, причем выход установки в исходное состояние, < -я (< = 1, 2,3,... Д ) группа информационных выходов и выход 1 -го импульса из группы выходов импульсов сопровождения

S начальных данных коммутатора соединены соответственна с входом установки нуля, группой информационных входов и входом разрешения записи 1 -ro регистра адреса входных приращений группы, а выход установки в исходное состояние,(3 +1)-я группа информационных выходов и выход (3 +1)-го импульса из группы выходов импульсов сопровождения начальных данных ком- м мутатора соединены соответственно с входом установки нуля, с группой информационных входов и входом разрешення записи регистра адреса модуля, выход установки в исходное состояние коммутатора соединен с входом установки нуля счетчика тактов, с входом сброса формирователя длительности импульсов и с входом элемента IItIII, единичный выход каждого разряда регистра адреса модуля соединен с первой группой входов блока сравнения адресов модуля, вторая группа входов которого соединена с группой единичных выходов счетчика тактов, а геров.

11О1 выход соединен с первым входом выход— ного элемента И положительных приращений и с первым входом выходного элемента И отрицательных приращений, вторые входы которых соединены соответственно с выходами положительного и отрицательного приращения интеграла цифрового интегратора, а выхоцы— с выходами положительных и отрицательных приращений процессора соответственно, единичный выход каждого разряда -го регистра адреса входных приращений группы со динен с первой группой входов 1 -ro блока сравнения адресов входных приращений группы, вторая группа входов которого соединена с группои единичных выI ходов счетчика тактов, а выход 1 -го блока сравнения адресов входных при— ращений группы соединен с первым входом -го входного элемента И положительных приращений группы и с первым входом s -го входного элеме«та И отрицательных приращений группы, вторйе входы которых соединены соответственно с входом положительных приращений модуля и с входом отрицательных приращений модуля, а выходы соединены соответственно с единичным входом -го триггера положительных приращений группы и с единичным входом 1 -го триггера отрицательных приращений группы, единичные выходы которых соединены соответственно с -ми входами из групп входов положительных и отрицательных значений входных приращений цифрового интегратора, группа входов неполного дешифратора соединена с группой единичных выходов счетчика тактов, выходы состояния (N +1) (где N — кали .ество модулей в интегрирующей вычислительной структуре), состояния (М + гп -1) и состояния (И+а+1) неполного дешифратора (где Ф вЂ” количество разрядов в регистре подынтегральной функции цифрового интегратора) соедине,ны соответственно с первым, вторым и третьим «холами группы тактовых

Изобрете«не PTø cèòñÿ к вычислительной технике и предназначе«о для

821 входов формирователя длительности импульсов, нулевой вход каждого триггера положительных приращений группы и каждого триггера отрицательных при— ращений группы соединен с выходом элемента ИЛИ, второй вход которого соединен с выходом состояния (5 +re+1) неполного дешифратора, выходы сигна— ла длительностью ч тактов и сигнала длительностью (rn — 2) тактов формирователя длительности импульсов и выход состояния (Ч+щ+1) неполного дешифратора соединены соответственно с входом сигнала разрешения вычислений, с входом сигнала выделения остатка интеграла и с входом сигнала конца итерации цифрового интегратора, счетный вход счетчика тактов подключен к входу разреше«ия счета модуля, а выход состояния (К+ 1+1) неполного дешифратора соединен также с выходом контроля тактов модуля.

2. Модуль по и. 1, о тл ич а юшийся — åeì,, что формирователь длительности импульсов содержит два элемента ИЛИ и два триггера„ причем выход первого элемента ИЛИ и выход второго элемента ИЛИ соединены соответственно с нулевым гходом первого триггера и с нулевым входом второго триггера, первые входы первого элемента ИЛИ и второго элемента ИЛИ соединены с входом сброса формирователя, первый вход из группы тактовых входов формирователя соединен с еди«ичными входами первого и второго триггеров, единичные выходы которых соединены соответственно с выходом сигнала длительностью ",и тактов и с выходом сигнала длительностью (m 2) такта формирователя, вторые входы второго элемента ИЛИ и первого элемента HJIH соединены соответственно с вторым и третьим входами из группы тактовых входов формирователя, первый вход из группы тактовых входов формирователя соединен с единичными входами первого и второго триг1 использования в интегрирующих вычислительных структурах (ИВС) . з

Известны цифр овые инте гр аторы, содержащие регистры и сумматоры подынтегральной функции, регистры и сумматоры остатка интеграла, узлы умножения, узлы выделения приращений и предназначенные для использования в ИВС (1) .и P2) .

Основным недостатком этих цифровых интеграторов является то, что они не могут выполнять функцию програм- 1ð мируемого коммутатора, вследствие чего нельзя строить на их основе экономичные ИВС большой вычислительной мощности, в то же время ИВС аналогичной мощности, построенные на основе этих цифровых интеграторов, из — за больших затрат оборудования на их коммутацию очень неэкономичны и даже не всегда практически реали уемы.

1101

Наиболее близким по технической

2Р сущности к изобретению является про. цессор ИВС с одноразрядными приращениями, содержащий коммутатор,регистр настройки, узел входных коммутаторов 25 узел выходных коммутаторов и цифровой интегратор, включающий регистр и сумматор подынтегральной функции, регистр и сумматор остатка интеграла, узел умножения, узел выделения выходных приращений, первый и второй узлы масштабирования, причем первый и второй выходы коммутатора соединены соответственно с входом регистра настройки и входом первого узла масштабирования цифрового интегратора, а входы коммутатора соединены с ши:ной выбора процессора, шиной начальных данных и шиной сброса, выходы регистра настройки соединены соответственно с входом узла входных комму- 4р таторов и первым входом узла выходных коммутаторов, второй вход которого подключен к выходу узла выделения выходных приращений цифрового интегратора, группа входов узла входных коммутаторов соединена с четырьмя шинами входных приращений, а выходы подключены соответствено к входам второго узла масштабирования и узла умножения цифрового интегратора, группа входов узла выходных коммутаторов соединена с четырьмя шинами входных приращений, а группа выходовс четырьмя шинами выходных приращений, выход второго узла масштабиро- Ы вания цифрового интегратора соединен с первым входом сумматора подынтегральной функции цифрового интеграто821 4 ра, второй вход которого подключен к выходу регистра подынтегральной функции цифрового интегратора, а выход сумматора подынтегральной функции цифрового интегратора соединен с первыми входами регистра подынтегральной функции и узла умножения цифрового интегратора, выход узла умножения цифрового интегратора подключен к первому входу сумматора остатка интеграла цифрового интегратора, выход которого соединен с входом узла выделения выходных приращений цифрового интегратора непосредственно и через регистр остатка интеграла цифрового интегратора с вторым входом сумматора остатка интеграла, первый и второй выходы первого узла масштабирования цифрового интегратора соединены соответственно с входами второго узла масштабирования и регистра подынтегральной функции цифрового интегратора.

Известный процессор ИВС наряду с выполнением основной задачи — численного интегрирования одновременно может выполнять задачи программируемого коммутатора, что позволяет соз— давать на его основе экономичные плоские ИВС большой вычислительной мощности (3) .

Основным недостатком известного процессора ИВС являются ограниченные коммутационные возможности, так как калдый процессор может соединяться только с четырьмя соседними процессорами и может использоваться при не— обходимости как коммутатор приращений этих четырех соседних процессоров, что не обеспечивает универсальность коммутации. Расширению же коммутационных возможностей известного процессора ИВС препятствуют резко возрастающие при этом затраты оборудования и увеличение числа внешних связей, что делает в этом случае невозможным создание на его основе ИВС большой вычислительной мощности. В то же время ограниченные коммутационные возможности известного процессора ИВС затрудняют программирование задачи и требуют значительного времени на подготовку задачи к решению на данной ИВС, так как наряду со сложностью составления структурной схемы решения задачи, т.е. сложностью вложения задачи в ИВС, вследствие ограниченности связей могут возникать и тупиковые ситуации (нехватка связей), 1101821 т.е. когда задача не вкладывается в ИВС, построенную на основе известного процессора.

Целью изобретения является расширение области применения путем решения более сложных систем уравнений.

Поставленная цель до тигается тем, чта в модуль ИВС, содержащий коммутатор и цифровой интегратор, причем выход установки в исходное состояние, группа выходов начальных данных падынтегральной функции и выход импульса .сопровождения начальных данных подывтегральнай функции коммутатора соединены соответственно с входом установки в исходное состояние, с группой входов начальных данных и входом разрешения записи начальных данных цифрового интегратора, а первый вход, группа входов и второй вход коммутатора соединены с входом выбора модуля, с шиной начальных данных и входом сброса модуля, введены регистр .адреса модуля, группа из 3 <, регистров адреса входных приращений (где 3 — число входных приращений цифровога интегратора), блок сравнения адресов модуля, группа из 3 блоков сравнения адресов входных приращений, группа из 3 триггеров положительных приращений, группа из

3 триггеров отрицательных приращений, группа из 3 входных элемен-тов И положительных приращений, груп35 па из 3 входных элементов И отрицав тельных приращений, выходные элема.нты И положительных и отрицательных приращений, счетчик тактов, элемент ИЛИ, неполный дешифратор н фср40 мирователь длительности импульсаз, причем выход установки в исходное состояние, 1 — я группа информационных выходов и выход, -ro импульса из группы выходов импульсав сопра, c, вождения начальных данных коммутатора соединены соответственно с входом установки нуля, группой инфармацион— ных входов и входом разрешения записи -ro регистра адреса входных приращений группы (= 1,2, Л ), 50 а выход установки в исходное состояние, (1+1) -я группа информационных вьгходов и выход (3+1)-го импульса из группы выходов импульсов сопровождения начальных данных коммутатора соединены соответственно с входом установки нуля, с группой информационных входов и входом разрешения записи регистра адреса модуля, кроме того, выход установки в исходное состояние коммутатора соединен с входом установки нуля счетчика тактов, с входом сброса формирователя длительности импульсов и с входом элемента ИЛИ, единичный выход каждого раэ-! ряда регистра адреса модуля соединен с первой группой входов блока сравнения адресов модуля, вторая группа входов которого соединена с группой единичных выходов счетчика тактов, а выход — с первым входом выходного элемента И положительных приращений и с первым входом выходного элемента И отрицательных приращений, вторые входы которых соединены соатветсгвенно с выходами положительного и отрицательного приращения интегра— ла цифрового интегратора, а выходы— с выходами положительных и отрицательных приращений процессора соответственно, единичный выход каждого разряда . -го регистра адреса входных приращений группы соединен с первой группой входов 1 -га блока сравнения адресов входных приращений группы, вторая группа входов которого саецинена с группой единичных выходов счетчика тактов, а выход 1 -го блока сравнения адресов входных приращений группы — с первым входом -го входного элемента И положительных приращений группы и с первым входам -го входного элемента И отрицательных приращений группы, вторые входы которых соединены соответственна с входом положительных приращений модуля и с входом отрицатель;-гых приращений модуля, а выходы— саответственно с единичным входом -го триггера положительных приращений группы и с единичным входом 1 -rn триггера отрицательных приращений группы, едини ейные выходы которых соединены соответственно с q --ми входами из групп входов положительных и отрицательных значений входных приращений цифрового интегратора, группа входов неполного дешифраторас группой единичных выходов счетчика тактов, выходы состояния (Н+1) (где N — количества модулей в ИВС), состояния (!1+III-1) и состояния (+г11+

+1) неполного дешифратара (гда в количество разрядов р. регистре цадь .— тегральнай функции цифрового интегратора),соединены соответственно с первым, вторым н третьим входами группы

i 101 тактовых входов формирователя длительности импульсов, нулевой вход каждого триггера положительных приращений группы и каждого триггера отрицатель-. ных приращений группы соединены с

5 выходом элемента ИЛИ, второй вход которого соединен с выходом состояния (К +а+1) неполного дешифратора, выходы сигнала длительностью а тактов и сигнала длительностью (т-2) 10 тактов формирователя длительности импульсов и выход состояния (й+п1+1) неполного дешифратора соединены соответственно с входом сигнала разрешения вычислений, с входом сигнала выделения остатка интеграла и с входом сигнала конца итерации цифрового интегратора, счетный вход счетчика тактов подключен к входу ра решения счета модуля, а выход состояния 20 (М +р+1) неполного дешифратора соединен также с выходом контроля тактов модуля .

Кроме того, формирователь длительности импульсов содержит два элемента ИЛИ и два триггера, причем выход первого элемента ИЛИ и выход второго элемента ИЛИ соединены соответственно с нулевым входом первого триггера и с нулевым входом второго триггера, первые входы первого элемента ИЛИ и второго элемента ИЛИ соединены с входом сброса формирователя первый вход из группы тактовых входов формирователя соединен с единичными вхо35 дами первого и второго триггеров, единичные выходы которых соединены соответственно с выходом сигнала длительностью Ч тактов и с выходом сигнала длительностью (m-2) такта формирователя, а вторые входы второго элемента ИЛИ и первого элемента ИЛИ соединены соответственно с вторым и третьим входами из группы тактовых входов формирователя, первый45 вход из группы тактовых входов формирователя соединен с единичными входами первого и второго триггеров.

На фиг. 1 представлена структурная схема модуля ИВС; на фиг. 2 — примеР реализации цифрового интегратора; на фиг. 3 — схема реализации коммутатора, на фиг. 4 — схема реализации регистрирующего устройства, на фиг.5схема реализации узла масштабирования цифрового интегратора; на фиг. 6— схема реализации входного узла цифро вого интегратора, на фиг. 7 — схема реализации узла выделения выходных

821 8 приращений цифрового интегратора1, на фиг. 8 — пример объединения модулей в ИВС.

Модуль ИВС, представленный на фиг. 1, содержит коммутатор 1, цифровой интегратор 2, регистр 3 адреса модуля, регистр 4 адреса входных приращений, счетчик 5 тактов, формирователь 6 длительности импульсов, блок 7 сравнения адресов модуля, блоки 8 сравнения адресов входных прира щений, выходной элемент И 9 положительных приращений, выходной элемент И 10 отрицательных приращений, входные элементы И 11 положительных приращений, входные элементы И 12 отрицательных приращений, триггеры 13 положительных приращений, триггеры 14 отрицательных приращений, элемент ИЛИ 15, неполный дешифратор 16.

Цифрой 17 обозначен вход выбора модуля, цифрой 18 — шина начальных данных, цифрой 19 — шина сброса, цифрой 20 — вход разрешения счета мод уля

Цифрами 21 и 22 обозначены соответственно вход положительных прира— щений модуля и вход отрицательных приращений моцуля, цифрами 23 и 24 соответственно выход положительных приращений модуля и выход отрицательных приращений модуля, а цифрой 25 выход контроля тактов модуля. В состав интегратора 2, представленного на фиг. 2, входят узел 26 масштабирования, входной узел 27, сумматор 28 подынтегральной функции, первый элемент 29 задержки, узел 30 умножения, регистр 31 подынтегральной функции, сумматор 32 остатка интеграла, второй элемент 33 задержки, узел 34 выделения выходных приращений, регистр 35 остатка интеграла.

Цифрами 36 и 37 обозначены соответственно первый и второй входы цифрового интегратора, цифрой 38 группа входов цифрового интегратора, цифрой 39 — выход цифрового интегратора.

В состав коммутатора 1 модуля ИВС, представленного на фиг. 3, входят первый элемент И 40, элемент ИЛИ 41, элемент 42 задержки, счетчик 43, второй элемент И 44, дешифратор 45, группа элементов И 46, группа элементов И 47. Цифрами 48-50 обозначены соответственно первый, второй и третий входы коммутатора 1, а цифра9 I 101 ми 51 и 52 — соответственно первый и второй выходы коммутатора.

В состав формирователя 6 длительности импульсов модуля ИВС, представленного на фиг. 4, входят первый элемент ИЛИ 53, второй элемент ИЛИ 54, первый триггер 55, второй триггер 56. Цифрой 57 обозначен вход формирователя, цифрами 58 — группа входов этого формирователя, цифрой 59 — ig выход формирователя.

В состав узла 26 масштабирования цифрового интегратора 2, представлен— ного на фиг. 5, входят элемент ИЛИ 60, триггер 61, первый элемент И 62, первый элемент 63 задержки, второй элемент И 64, второй элемент 65 задержки, третий элемент И 66, третий элемент 67 задержки, четвертый элемент И 68. Цифрами 69-71 обозначены соответственно первый, второй и третий входы узла 26 масштабирования, а цифрой 72 — выход узла.

В состав входного узла 27 цифрового интегратора 2, представленного на фиг. 6, входят первый комбинационный сумматор 73, первый элемент И 74, второй элемент И75, третий элемент И 76, первый элемент ИЛИ 77, второй комбинационный сумматор 78, четвертый элемент И 79, пятый элемент И 80, шестой элемент И 81, второй элемент ИЛИ 82, элемент HE 83„ седьмой элемент И 84, триггер 85, восьмой элемент И 86, третий эле35 мент ИЛИ 87, первый элемент 88 задержки, третий комбинационный сум— матор 89, второй элемент 90 задержки.

Цифровой 91 обозначен вход входного узла 27, цифрами 92 — группа входов

40 этого узла, цифрой 93 — выход вход— ного узла 27.

В состав узла 34 выделения выход— ных приращений цифрового интегратора 2, представленного на фиг. 7, вхо—

45 дят первый элемент И 94, первый элемент 95 задержки, второй элемент 96 задержки, второй элемент И .97, первый элемент НЕ 98„ третий элемент И 99, первый элемент ИЛИ 100, первый триг- гер 101, четвертый элемент И 102, второй элемент HI. 103, пятый элемент И 104, второй элемент ИЛИ 105, второй триггер 106, шестой элемент И 107, седьмой элемент И 108.

Цифрами 109-111 обозначены соответ— ственно первый, второй и третий входы узла 34 выделения выходных прира821 10 щений, а цифрой 1 I? — выход узла 34 выделения выходных приращений.

Первый выход ко мутатора 1 соединен с первым входом цифрового интегратора 2, а второй выход — с входом регистра 3 адреса модуля, с входом каждого регистра 4 адреса входных приращений, с первым входом счетчика 5 тактов и с входом формирователя 6.

Выход каждого разряда регистра 3 адреса процессора соединен с первой группой входов блока 7 сравнения адресов процессоров, вторая.. группа входов которого соединена с группой выходов счетчика 5 тактов. Выход каждого разряда каждого регистра 4 адреса входных приращений соединен с первой группой входов соответствующего блока 8 сравнения адр сов входных приращений, вторая группа входов каждого из которых соединена с группой выходов счетчика 5 тактов.

Выход блока 7 сравнения адресов моду <я соединен с первым входом выходного элемента И 9 положительных приращений и с первым входом выходного элемента И 10 отрицательных приращений, вторые входы которых соединены с выходом цифрового интегратора 2.

Выход каждого блока 8 сравнения адресов входных приращений соединен с первым входом соответствующего входного элемента И 11 положитель— ных приращений и с первым входом соответствующего входного элемента И 12 отрицательных приращений, выходы каждого из которых соединены соответственно с единичными входами соответствующего триггера 13 положительных приращений и соответствующего триггера 14 отрицательных приращений, единичные выходы которых соединены с соответствующим входом из группы входов цифрового интегратора 2.

Нулевой вход каждого триггера 13 положительных приращений и каждого триггера 14 отрицательных приращений соединен с выходом элемента ИЛИ 15, первый и второй входы которого соединены соответственно с вторым вы— ходом коммутатора 1 и с выходом неполного дешифратора 16, группа входов которого соединена с группой выходов счетчика 5 тактов, а группа выходов — с группой входов фор:1ирователя 6.

Второй вход цифрового интегратора 2 соединен с выходом формировате12

01821 ла соединены с первым входом 36 циф10

20

Выход неполного дешифратора 16 соединен также с выходом 25 контроля тактов модуля.

Выход узла 26 масштабирования

30 соединен с входом входного узла 27, выход которого соединен с первым входом сумматора 28 подынтегральной функции, первый выход которого соединен через первый элемент 29 задержки с вторым входом сумматора 28 подынтегральной функции, а второй выход — с входом узла 30 умножения и с входом регистра 31 подынтегральной функции, выход которого соединен с третьим входом сумматора 28 подынтег- 0

40 ральной функции и с входом узла 26 масштабирования.

Выход узла 30 умножения соединен с первым входом сумматора 32 остатка интеграла, первый выход которого 45 соединен через второй элемент 33 задержки с вторым входом сумматора 32 остатка интеграла, а второй выход— с входом узла 34 выделения выходных приращений и с входом регистра 35 остатка интеграла, выход которого соединен с третьим входом сумматора 32 остатка интеграла.

Второй вход узла 26 масштабирова-. ния, второй вход регистра 31 подынтег- 5 ральной функции, второй вход узла 34 выделения выходных приращений и второй вход регистра 35 остатка интегра11 l1 ля 6 и с выходом неполного дешифратора 16.

Первый, второй и третий входы коммутатора 1 соединены соответственно с входом 17 выбора процессора, с шиной 18 начальных данных и с шиной 19 сброса.

Второй вход счетчика 5 тактов соединен с входом 20 разрешения счета процессора.

Второй вход каждого входного элемента И 11 положительных приращений и второй вход каждого входного элемента И 12 отрицательных приращений соединены соответственно с входом 21 положительных приращений модуля и с входом 22 отрицательных приращений модуля.

Выход выходного элемента И 9 положительных приращений и выход выходного элемента И 10 отрицательных ,приращений соединены соответственно с выходом 23 положительных приращений модуля и с выходом 24 отрицательных приращений модуля. рового интегратора 2

Третий вход узла 26 масштабирования, второй вход узла 30 умножения, третий вход регистра 3! подынтегральной функции, третий вход узла 34 выделения выходных приращении и третии вход регистра 35 остатка интеграла соединены с вторым входом 37 цифрового интегратора 2.

Третий вход узла 30 умножения соединен с одним из входов группы входов 38 цифрового интегратора 2, а остальные входы этой группы входов 38 цифрового интегратора 2 — с группой входов входного узла 27.

Выход узла 34 выделения выходных приращений соединен с выходом 39 цифрового интегратора 2. Выход первого элемента И 40 соединен с входом элемента ИЛИ 41, второй вход которого соединен с выходом элемента 42 задержки, а выход — с входом счетчика 43, второй вход которого .соединен с выходом второго элемента И 44, а группа выходов — с группой входов дешифратора 45, выход которого соединен с входом элемента 42 задержки и с первыми входами группы элементов И 46. Каждый выход группы выходов дешифратора 45 соединен с первыми входами соответствующей группы элементов И 47 из q групп этих элементов. Первый вход. первого элемента И 40, первый вход второго элемента И 44, вторые входы группы элементов И 46 и вторые входы каждой группы элементов И 47 из ч групп этих элементов соединены с первым входом 48 коммутатора 1. Второй вход второго элемента И 44, третьи входы группы элементов И 46 и третьи входы каждой группы элементов И 47 из групп этих элементов соединены с вторым входом 49 коммутатора 1, а второй вход первого элемента И 40 с третьим входом 50 коммутатора 1.

Выход первого элемента И 40, выход дешифратора 45 и выходы группы элементов И 46 объединены в первый выход 51 коммутатора 1, а выход первого элемента И 40, группа выходов дешифратора 45 и выходы каждой группы элементов И 47 из п групп этих элементов объединены во второй выход 52. комму т а тор а 1 .

Выходы первого элемента ИЛИ 53 и второго элемента ИЛИ 54 соединены

13 1101 соответственно с нулевым входом первого триггера 55 и нулевым входом второго триггера 56. Первый входы первого элемента ИЛИ 53 и второго элемента ИЛИ 54 соединены с входом 57 формирователя, а вторые входы первого элемента ИЛИ 53 и второго элемента ИЛИ 54 и единичные в .ды первого григгера 55 и второго триггера 56 сое динены с группой входов 58 формирова- 1р теля. Единичный выход первого триггера 55 и единичный выход второго триггера 56 соединены с выходом 59 формирователя.

Выход элемента ИЛИ 60 соединен с нулевым входом триггера 61 нулевой выход которого соединен с входом гервого элемента И 62, выход которого соединен с входом второго элемента 65 задержки, выход которого соединен с единичным входом триггера 61, с входом второго элемента И 64 и с входом второго элемента 65 задержки, выход которого соединен с входом третьего элемента И 66 и с входом третьего элемента 67 задержки, выход которого соединен с входом чет.- вертого элемента И 68. Второй вход первого элемента И 6? соединен с первым входом 69 узла 26 масштабирования, а первый вход элемента ИЛИ 60— с вторым входом 70 узла 26 масштабирования. Второй вход элемента ИЛИ 60, третий вход первого элемента И 62 и вторые входы второго элемента И 64, "5 третьего элемента И 66, четвертого элемента И 68 соединены с третьим входом 7i узла 26 масштабирования.

Выходы элемента ИЛИ 60, второго эле— мента И 64, третьего элемента И 66 и четвертого элемента И 68 соединены с выходом 72 узла 26 масштабирования.

Первый, второй и третий выходы пер вого комбинационного сумматора 73 соединены соответственно с первым

l $ входом первого элемента И 74, первым входом второго элемента И 75, первым входом третьего элемента И 76, выходы каждого из которых соедннены с входами первого элемента ИЛИ 77. Пер— вый, второй и третий выходы второго г омбинационного сумматора 78 соединены соответственно с первым входом четвертого элемента И 79, с первым входом пятого элемента И 80, с первым входов шестого элемента И 81 и выходы каждого из которых соединены с входами второго элемента ИЛИ 82, выход которого соединен с входом эгге821 14 мента НЕ 83 к с входом седьмого элемента И 84, второй вход которого соединен с нулевым выходом триггера 85, единичный выход которого соединен с входом восьмого элемента И 86, второй вход которого соединен с выходом элемента НЕ 83, а выход — с входом третьего элемента ИЛИ 87, второй вход которого соединен с выходом седьмого элемента И 84 и с входом первого элемента 88 задержки, выход которого соединен с единичным входом триггера 85.

Выход первого элемента ИЛИ 77 и выход третьего элемента ИЛИ 87 соединены соответственно с первым и вторым входами третьего комбинационного сумматора 89, первый выход которого сое— динен через второй элемент 90 задержки с третьим входом третьего комбинационного сумматора 89. Вторые входы первого элемента И 74„ второго элемента И 75, третьего элемента И 76, четвертого элемента И 79, пятого элемента И 80, шестого элемента И 81 и нулевой вход триггера 85 соединены с входом 91 входного узла 27, а группа входов первого комбинационного сумматора 73 и группа входов второго комбинационного сумматора 78 — с группой входом 92 входного узла 27, второй выход третьего комбинационного сумматора 89 соединен с выходом 93 входного узла 27.

Выход первого элемента И 94 сое— динен через первый элемент 95 задержки с входом элемента 96 задержки, с входом второго элемента И 97 и с входом первого элемента HE 98, выход которого соединен с входом третьего элемента И 99, выход которого соединен с входом первого элемента ИЛИ 100, выход которого соединен с нулевым входом первого триггера 101, единичный вход которого соединен с выходом второго элемента И 97. Выход второго элемента 96 задержки соединен с входом четвертого элемента И 102 и с входом второго элемента НЕ 103, выход которого соединен с входом пятого элемента И i04, выход которого соединен с входом второго элемента ИЛИ 105, выход которого соединен с нулевьп входом второго триггера 106, единичный вход которого соединен с выходом четвертого элемента И 102.

Нулевой и единичный выходы первого триггера 101 соединены соответственно с первым входом шестого элемента И 107 и с первым входом седьмого элемен15 1101 та И 108, второй вход каждого из которых соединен с единичным выходом второго триггера 106. Первый вход первого элемента И 94 соединен с первым входом 109 узла 34 выделения выходных приращений, а второй вход первого элемента ИЛИ 100 и второй вход второго элемента ИЛИ 105 соединены с вторым входом 110 узла 34 выделения выходных приращекий. Вто- 1О рые входы первого элемента И 94, второго элемента И 97, третьего элемента И 99, четвертого элемента И 102 и пятого элемента И 104 соединены с третьим входом l11 узла 34 выделения выходных приращений, а выходы шестого элемента И 107 и седьмого элемента И 108 соединены с. выходом 112 узла 34 выделения вь;ходных приращений. 20

Перед началом работы производится установка модуля HBC в исходное состояние. При этом на вход 17 выбора модуля подается единичный сигнал, который, пройдя через вход 48 коммутатора 1, откроет элемент И 40, и при подаче сигнала сброса через вход 19 модуля на вход 50 коммутатора 1 этот сигнал пройдет через открытый элемент И 40 и поступит через

30 выход 52 на входы установки нуля регистров 3 и 4 и счетчика 5„ устанавливая их в нулевое состояние, а пройдя через элемент ИЛИ 15, этот сигнал установит в нулевое состояние триггеры 13 и 14. Кроме того, сигнал сброса с выхода 52 коммутатора 1 поступит на вход 57 блока 6 и, пройдя через элементы ИЛИ 53 и ИЛИ 54, сбросит в нулевое состояние триггеры 55 40 и 56. Одновременно сигнал сброса поступит с выхода элемента И 40 через выход 51 коммутатора 1 в цифровой интегратор 2 через первый его вход 36 на входы установки нуля регистров 31 45 и 35, устанавливая их в нулевое состояние, а пройдя с входа 36 цифрового интегратора 2 через вход 70 узла 26 масштабирования и через элемент ИЛИ 60, установит в нулевое состояние триггер 61. Кроме того, с выхода элемента ИЛИ 60 сигнал сброса пройдет через выход 72 узла 26 масштабирования и вход 91 входного узла 27 на нулевой вход триггера 85 55 и установит его в нулевое состояние.

Одновременно сигнал сброса с входа 36 цифрового интегратора поступит

821 16 на вход 110 узла 34 выделения выходных приращений и, пройдя через элементы ИЛИ 100 и ИЛИ 105, сбросит в нулевое сОстояние соответственно триггер 101 и триггер 106. Кроме того, сигнал сброса с выхода элемента И 40 пройдет через элемент ИЛИ 41 и сбросит в нулевое состояние счетчик 43.

Затем производится ввод начальных данных. При этом через вход 17 на вход 48 коммутатора 1 подается потенциал, поступающий на вход элемента И 44, ка вторые входы группы элементов И 46 и на вторые входы каждой группы элементов И 47 из И групп этих элементов, а по шине 18 на шику 49 коммутатора 1 подаются параллельным кодом начальные данные, которые поступают с шины 49 на третьи входы группы элементов И 46 и на третьи входы каждой групп элементов И 47 из и групп этих элементов.

Одновременно по одной из линий связи шины l8 начальных данных (обычно по последней линии связи) в коммутатор 1 на второй вход элемента И 44 поступают импульсы сопровождения данных, которые проходят через этот элемент И 44 (на второй его вход поступает потенциал с входа !7) на суммирующий вход счетчика 43, состояние которого расшифровывается дешифратором 45. Причем при поступлении каждого нового импульса сопровождения данных состояние счетчика 43 увеличивается на единицу, и на соответствующем выходе дешифратора 45 появляется единичный сигнал, который разрешает прохождение начальных данных через с