Многоканальное устройство контроля для управляющих вычислительных систем

Многоканальное устройство контроля для управляющих вычислительных систем

Иллюстрации

Показать все

Реферат

 

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО КОНТРОЛЯ ДЛЯ УПРАВЛЯЮЩИХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ, содержащее блок синхронизации , схему сравнения, регистр блокировки , триггер, элемент И, первый элемент НЕ и коммутатор, причем единичный выход триггера соединен с первым входом элемента ,i, о т л ичающееся тем, что, с целью повышения быстродействия, в устройство введены наборное поле задания адреса устройства, дешифратор, шифратор , группа элементов И, четыре группы шинных формирователей, первый, второй и третий элементы И-НЕ, первый , второй и третий элементы ИЛИ, формирователь импульсов, второй элемент НЕ, И каналов приема и анализа контрольной информации, каждый из которых содержит гп регистров контроля , наборное поле задания адреса канала, m блоков поразрядногосравнения , схему сравнения, первый и второй дешифраторы, шифратор, группу элементов ИЛИ, (гц+1) группу шинных формирователей, первый, второй и третий элементы ИЛИ и элемент И-НЕ, . причем входы старших разрядов адреса группы адресных входов устройства соединены соответственно с первой и второй группами входов сравнения, выход которой соединен с входом первого элемента НЕ, выход первого элемента ИЛИ 1 -го канала приема и анализа контрольной информации (где1 1,N ) соединен с гкрвым входом i -го элемента И группы, выходы элемента И-НЕ -то канала примера и анализа контрольной информации соединен с i -м входом первого элемента ИЛИ, (Л группа выходов шифратора i -го канала приема и анализа контрольной С информации соединена с i -и группой информационных входов коммутатора, входы старших разрядов группы адресных входов устройства и выходы наборного поля задания адреса канала соединены соответственно с первым и вторым входами схемы сравнения соответствующего канала приема и анализа контрольной информации, выход которой соединен с инверсными управляюш ми входами первого и второго дешифраторов и инверсным входом элемента- И-НЕ, входы младших разрядов адреса группы адресных входов устройства соединены с информационными входами первого и второго дешифраторов каждого канала приема и анализа контрольной информации, вход приема группы адресных входов устройства соединен с прямым управляющим входом второго дешифратора и первым входом второго элемента ИЛИ, выход которого

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 3(51) G 06 F 11 22

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ 13

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ М» )»„...,, . рт :г- ° .

» (21) 3575577/18-24 (22) 07.04.83 (46) 07.07.84. Бюл. )1р 25 (72) Н.Ф.Сидоренко, Б.В.Остроумов, С.П.Кирсанов, Г.Н.Тимонькин, С.Н.Ткаченко и В.С.Харченко (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

1Ф 516039, кл. G 06 F 11/22, 1974.

2. Лаптев В.И. Способ автоматического контроля микропрограммного автомата. Сб. "Сети связи и дискретные устройства управления". M. "Наука", 1976, с. 126-131.

3. Авторское свидетельство СССР

1(р 503242, кл. С 06 F 11/22, 1972 (прототип). (54) (57) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

КОНТРОЛЯ ДЛЯ УПРАВЛЯКЩИХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ, содержащее блок синхронизации, схему сравнения, регистр блокировки, триггер, элемент И, первый элемент НЕ и коммутатор, причем единичный выход триггера соединен с первым входом элемента,, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены наборное поле задания адреса устройства, дешифратор, шифра тор, группа элементов И, четыре группы шинных формирователей, первый, второй и третий элементы И-НЕ, первый, второй и третий элементы ИЛИ, формирователь импульсов, второй элемент НЕ, и каналов приема и анализа контрольной информации, каждый из которых содержит п1 регистров контроля, наборное поле задания адреса канала, w блоков поразрядного сравнения, схему сравнения, первый и второй д ешифр аторы, шифратор, группу элементов ИЛИ, (а+1) группу шинных формирователей, первый, второй и третий элементы ИЛИ и элемент И-НЕ, . причем входы старших разрядов адреса группы адресных входов устройства соединены соответственно с первой и второй группами входов сравнения, выход которой соединен с входом первого элемента НЕ, выход первого элемента ИЛИ 1 -ro канала приема и анализа контрольной информации (где1

1, М ) соединен с первым входом 1 -ro элемента И группы, выходы элемента И-НЕ q -го канала примера и анализа контрольной информации соединен Я с 1 -м входом первого элемента ИЛИ, группа выходов вноратора 1 -го кана- (Д ла приема и анализа контрольной информации соединена с 1 -й группой информационных входов коммутатора, входы старших разрядов группы адресных входов устройства и выходы наборного поля задания адреса канала соедин ны соответственно с первым и вторым входами схемы сравнения соответствующего канала приема и анализа контрольной информации, выход которой соединен с инверсными управляющими входами первого и второго дешифраторов и инверсным входом элемента. И-НЕ, входы младших разрядов адре. са группы адресных входов устройства соединены с информациснными входами первого и второго дешифраторов > каждого канала приема и анализа контрольной информации, вход приема группы адресных входов устройства соединен с прямым управляющим входом второго дешифратора и первым входом второго элемента ИЛИ, выход которого соединен с прямым входом элемен.та И-НЕ каждого канала приема и анализа контрольной информации, вход выдачи группы адресных входов устройства соединен с вторым входом второго элемента ИЛИ и прямым управляющим входом первого дешифратора каждого канала приема и анализа контрольной информации, выходы которого соединены с входами синхронизации соответствующего регистра контроля, Ф выходов первого дешифратора соединены с соответствующими входами третьего элемента ИЛИ, инверсный выход которого соединен с управляющими входами шинных формирователей первой группы, выходы шинных формирователей первой группы соединены с информационными входами соответствующих регистров контроля, выходы которых соединены с первыми входами соответствующих блоков поразрядного сравнения, группа информационных входов устройства соединена с вторыми входами соответствующих Н блоков поразрядного сравнения п каналов приема и ана— лиза контрольной информации, выходы которых соединены с информационными входами шинных фор миров ател ей, второй — (Г>+1)-й групп соответственно, М первых инверсных выхсдов второго цешифратора соединень1 с управляющими входами шинных формирователей второй (0 +1)-й групп соотвстственпо, выходы 1 — х шинных формирователей второй (1+1) -й групп (гце

1,8) соединены с информацио IH»fM входом 1 -го шинного формирователя первой группы и > — м входом-выходом группы входов-выходов данных устройства, выходы К вЂ” го блока поразрядного сравнения каждого канала приема и анализа контрольной информации соединены с входами К-го элемента ИЛИ группы (где К = 1,> ), выход каждого элемента ИЛИ группы соединен с соответствующим входом шифратора и входом первого элемента ИЛИ соответствующего канала приема и анализа контрольной информации, выход первого элемента HE соединен с первыми входами первого и второго элементов И-НЕ, выход которого соединен с первыми

1829 входами. второго элемента ИЛИ, управляющим входом дешифратора и через второй элемент НŠ— с первым входом третьего элемента И-НЕ, вход приема группы адресных входов устройства соединен с вторым входом первого элемента И-НЕ, выход которого соединен с вторым входом второго элемента ИЛИ и управляющими входами шинных формирователей первой и второй групп, выход второго элемента ИЛИ соединен с (In+1) -м входом первого элемента ИЛИ, выход которого является в»глодом от— вета устройства, вход выдачи и входы младших разрядов группы адресных входов устройства соединены соответственно с вторым входом второго зле— мента И-НЕ и инфомационными входами дешифратора, первый„ второй и третий выходы которого соединены соответственно с единичным и нулевым входами триггера и вторым входом третьего элемента И-НЕ, выход третьего элемента И-НЕ соединен с управляющими входами шинных формирователей третьей и четвертой группы и через формиро ватель импульсов — с входом синхронизации регистра блокировки, выходы которого соединены с вторыми входами элементов И группы, выхоцы блока синхронизации соединены с третьими входами элементов И группы„ выходы которых соединены с управляющими входами коммутатора„ входами шифратора и входами третьего элемента ИЛИ. выход третьего элемента ИЛИ соединен с входом блока синхронизации и вторым входом элемента И, выход кoòîðîго соединен с выходом запроса устройства, выхоцы коммутатора и шифратора соединены соответственно с информационными входами шинных формирователей первой и второй "ðóïï, выходы ко. торых соединены с группой входов-выходов данных устройства, выходы пер— вой и второй групп шинных формирователей соединены соответственно с информационными входами шинных формирователей третьей и четвертой групп, в»гходы которых соединены соответственно с первым и вторым информационными входами регистра блокиров1101829

Изобретение относится к автомати— ке и вычислительной технике и может быть использовано при разработке устройств и подсистем тестового и функционального диагностирования управляющих вычислительных систем, предназначенных для управления сложными распределенными объектами.

Известно устройство контроля, содержащее коммутатор, регистр, схемы 10 сравнения и элемент ИЛИ (1) .

Недостатком этого устройства явется большой объем оборудования при его использовании для контроля сложных многовыходных систем. 15

Известно также устройство контроля сложных программных автоматов, содержащее коммутаторы, регистры, элементы И P2) .

Недостатком указанного устройства является узкая область применения, обусловленная тем, что при группи-ровании выходов объекта по функциональному признаку число таких групп, а следовательно, и объем оборудова— ния обработки контрольной информации весьма велико.

Наиболее близким к предлагаемому изобретению по технической сущности

30 и достигаемому положительному эффекту является устройство контроля, содержащее блок синхронизации, коммутатор, схему сравнения, регистр, счетчик, триггер, элемент И, элемент НЕ, причем выход блока синхронизации и единичный выход триггера соединены с первым и вторым входами элемента И соответственно, выход которого соединен со счетным входом счетчика, вход запуска устройства соединен с единичным входом триггера, управляющим входом коммутатора : установочным входом счетчика, выход которого является выходом устройства, информа-45 ционне входы устройства соединены с информационными входами коммутатора, первый — -й выходы которого соединены соответственно с первым информационным входом регистра и первым — 50 (0--1)-м входами схемы сравнения, О-й — (2п-2)-й входы схемы сравнения соединены с первым — (11-1)-м выходами регистра, первый — (ll-1)-й выходы схемы сравнения соединены с вторым — 55 и-м информационными входами регистра соответственно, и — и выход которого соединен с входом элемента НЕ, выход которого соединен с нулевым входом триггера (3) .

Недостатками известного устройства являются низкое быстродействие и узкая область применения.

Целью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в многоканальное устройство контроля для управляющих вычислительных систем, содержащее блок синхронизации, схему сравнения, регистр блокировки, триггер, элемент И, первый элемент НЕ и коммутатор, при HeM единичный выход триггера соединен с первым входом элемента И, введены наборное поле задания адреса устройства, дешифратор, шифратор, группа элементов И, четыре группы шинных формирователей, первый, второй и третий элементы И-НЕ, пебвый, второй и третий элементы ИЛИ, формирователь импульсов, второй элемент НЕ, N каналов приема и анализа контрольной информации, каждый из которых со— держит п регистров контроля, наборное поле задания адреса канала, m блоков поразрядного сравнения, схему сравнения, первый и второй дешифраторы, шифратор, группу элементов ИЛИ, (В+1) группу шинных формирователей, первый, второй и третий элементы ИЛИ и элемент И вЂ” НЕ, причем входы старших разрядов адреса группы адресных входов устройства и выходы наборного поля задания адреса устройства соединены соответственно с первой и второй группами входов схемы сравнения, выход которой соединен с входом первого элемента НЕ, выход первого элемента ИЛИ -ro канала приема и анализа когтрольной информации (где 1 = 1, 1) соединен с первым входом i -го элемента И группы, выход элемента И-НЕ, <-ro канала приема и анализа конт-! рольной информации соединен с — м входом первого элемента ИЛИ, группа выходов шифратора i -го канала приема и анализа контрольной информации соединена с1 -й группой информационных входов коммутатора, входы старших разрядов группы адресных входов уст— ройства и выходы наборного поля задания адреса канала соединены соответственно с первым и вторым входами схемы сравнения соответствующего канала приема и анализа контрольной информации, выход которой соединен

1101829 4 с инверсными управляющими входами первого и второго дешифраторов и инверсным входом элемента И-НЕ, входы младших разрядов адреса группы адресных входов устройства соединены с информационными входами первого и второго дешифраторов каждого канала приема и анализа контрольной информации, вход приема группы адресных входов устройства соединен с прямым 10 управляющим входом второго дешифратора и первым входдм второго элемента ИЛИ, выход которого соединен с прямым входом элемента И-НЕ каждого канала приема и анализа контрольной информации, вход выдачи группы ад ресных входов устройства соединен с вторым входом второго элемента ИЛИ и прямым управляющим входом первого дешифратора каждого канала приема и анализа контрольной информации, N выходов которого соединены с входами синхронизации соответствующего

rn-го регистра контроля, m выходов первого дешифратора соединены с соот-25 ветствующими входами третьего элемена ИЛИ, инверсный выход которого соединен с управляющими входами шинных формирователей первой группы, выходы шинных формирователей первой группы соединены с информационными входами соответствующих регистров контроля, выходы которых соединены с первыми входами соответствующих блоков поразрядного сравнения, входы

35 группы информационных входов устройства соединены с вторыми входами соответствующих m блоков поразрядного сравнения 1 каналов приема и ! анализа контрольной информации, вы- Î ходы которых соединены с информацион-ными входами шинных формирователей второй — (ю+1)-й групп соответственно, rn первых инверсных выходов второго дешифратора соединены с управ- 45 ляющими входами шинных формирователей второй — (ш +1) — и групп магистральных элементов соответственно, выходы

1 -х шинных формирователей второй (m+1) é групп (где j = 1,8) соедине-, 50 ны с информационным входом < — го шиннного формирователя первой группы и -м входом-выходом группы входов-выходов данных устройства, выхо-, ды К-ro блока поразрядного сравнения 55 каждого канала приема и анализа контрольной информации соединены с входами K-ro элемента ИЛИ группы (где

К = 1, а ), выход каждого элемента ИЛИ группы соединен с соответствующим входом шифратора и входами, первого элемента ИЛИ соответствующего канала приема и анализа контрольной информа. ции, выход перого элемента НЕ соединен с первыми входами первого и второго элементов И-НЕ, выход которого соединен с первым входом второго элемента ИЛИ, управляющим входом дешифратора и через второй элемент НЕ соединен с первым входом третьего элемента И-НЕ, вход приема группы адресных входов устройства соединен с вторым входом первого элемента И-НЕ, выход которого соединен с вторым входом второго элемента ИЛИ и управляющими входами шинных формирователей первой и второй групп, выход второго элемента ИЛИ соединен с (N +1)-м входом первого элемента ИЛИ, выход которого является выходом ответа устройства, вход выдачи и входы младших разрядов группы адресных входов устройства соединены соответственно с вторым входом второго элемента И-НЕ и информационными входами дешифратора, первый, второй и третий выходы которого соединены соответственно с единичным и нулевым входами триггера и вторым входом третьего элемента И-НЕ, выход третьего элемента И-НЕ соединен с управляющими входами шин— ных формирователей третьей и четвертой групп, через формирователь импульсов — с входом синхронизации регистра блокировки, выходы которого .,соединены с вторыми входами элементов И, группы выходы блока синхронизации соединены с третьими входами элементов И, группы выходы которых соединены с управляющими входами коммутатора, входами шифратора и входами третьего элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом блока синхронизации и вторым входом элемента И, выход которого соединен с выходом запроса устройства, выходы коммутатора и шифратора соединены соответственно с информационными входами шинных формирователей первой и второй групп, выходы которых соединены с группой входов выходов данных устройства, выходы первой и второй групп шинных формирователей соединены соответственно с информационными входами шинных формирователей третьей и четвертой групп, выходы которых соединены соответст1101829 венно с первым и вторым информационными входами регистра блокировки.

Сущность изобретения состоит в повышении быстродействия устройства путем параллельно побайтного формиро- 5 вателя контрольной информации об объекте и ее оперативной коррекции, в расширении области применения на основе организации непосредственного доступа к контрольной информации

10 через специальные регистры контроля.

Изобретение реализуется путем введения следующих новых элементов и связей.

Введение первого — hl--го каналов 15 приема и анализа контрольной информации и обусловленных ими связей позволяет организовать параллельный побайтный прием информации и ее коррекцию в соответствии с новым состоянием 20 субблока контролируемого объекта.

Введение наборного поля задания адреса канала, схемы сравнения в каналах и обусловленных ими связей позволяет осуществлять проверку факта обращения к данному каналу, отслеживающему состояние соответствующих выходов контролируемого объекта. Введение регистров контроля и обусловленных ими связей позволяет хранить те- 30 кущее состояние объекта. Введение блоков поразрядного сравнения и обусловленных ими связей позволяет производить выделение номеров изменившихся бит контрольной информации.

Введение первого и второго дешифратора, первой — (m+1)-й групп магистральных элементов, третьего элемента ИЛИ и обусловленных ими связей позволяет управлять записью информации 40 в регистры контроля и считывать результат сравнения текущего (изменившегося) и предшествующ n состояний объекта контроля на шину данных.

Введение в каналах второго эле- 45 мента ИЛИ и элемента И-НЕ и обусловленных ими связей позволяет формировать сигнал ответа данного канала приема и анализа контрольной информации.

Введение группы элементов ИЛИ, первого элемента ИЛИ, шифратора и обусловленных ими связей позволяет формировать сигнал запроса канала и код номера байта контрольной информации, соответстяующего изменившимся разрядам кода состояния объекта контроля.

Вв еде ние набор ного поля задания адреса устройства, схемь1 сравнения и обусловленных нми связей позволяет идентифицировать факт обращения процессора к данному устройству, имеющему фиксированный адрес.

Введение новых связей коммутатора, первой, третьей групп шинных формирователей и обусловленных ими связей позволяет управлять выдачей кода номера байта от каналов приема и анализа контрольной информации и записью в регистр блокировки группы младших разрядов кода номеров блокируемых каналов.

Введение шифратора второй и четвертой групп шинных формирователей и обусловленных ими связей позволяет управлять выдачей кода номера канала приема и анализа контрольной информации на шину данных и записью в регистр блокировки группы старших разрядов кода номеров блокируемых каналов. Введение регистра блокировки и обусловленных им связей позволяет хранить код каналов, по которым производится блокировка выдачи сигнала запроса обмена с процессором. Введение дешифратора, триггера и обусловленных ими связей позволяет производить маскирование (запрет) выдачи обобщенного сигнала запроса. Введение группы элементов И и третьего элемента ИЛИ и обусловленных ими связей позволяет формировать обобщенный сигнал запроса обмена с процессором и код канала приема и анализа контрольной информации для обмена.

Введение первого — третьего эле— ментов И-НЕ, второго элемента HE u обусловленных ими связей позволяет управлять приемом и выдачей информации из устройства.

Введение первого и второго элементов ИЛИ и обусловленных ими связей позволяет формировать обобщенный сигнал ответа устройства при обмене информацией с процессором.

Таким образом, предлагаемое многоканальное устройство контроля для управляющих вычислительных систем отличается от известных технических решений: а) по решаемой задаче — повышением быстродействия и расширением области применения путем снижения объема оборудования средств коммутации на основе использования общей шины обмена с субблоками объекта контроля групповым методом;

f 101

63 по пути решения указанной задачи — организацией параллельного побайтного формирования контрольной информации об объекте, ее оперативной коррекции и организации непосредственного доступа процессора системы к контрольной информации через специальные регистры контрачя, в) по используемым техническим средствам — введением первого N --го каналов приема и анализа контрольной информации и соответствующих им элементов и связей, а также введением шифратора, дешифратора, группы элементов И, триггера, наборного поля 15 задания адреса устройства, первой— четвертой групп шинных формирователей, первого-третьего элементов И-НЕ, первого — третьего элементов ИЛИ, второго элемента НЕ и соответствую- 20 щих им новых связей.

На фиг. 1 представлена функциональная схема многоканального устройства контроля для управляющих вычислительных систем, на фиг. 2 — функ- циональная схема наборного поля задания. адреса канала, на фиг. 3 — функциональная схема блока поразрядного сравнения; на фиг. 4 — функциональная схема блока синхронизации; на фиг. 5ЗО временные диаграммы, поясняющие принцип его работы.

Многоканальное устройство контроля для управляющих вычислительных систем (фиг. 1) содержит первый — N -й ка- З5 налы 1 приема и анализа контрольной информации, каждый из которых состоит из наборного поля 2 задания адреса канала, щ регистров 3 контроля, блоков 4 поразрядного сравнения, схе-4О мы 5 сравнения, первого 6 и второго 7 дешифраторов, шифратора 8, первой 9, второй 10 и (в+1)-й 11 групп шинных формирователей, группы элементов ИЛИ12 элемента И-HE 13, первого 14, второ- 4 го 15 и третьего 16 элементов ИЛИ.

Кроме того, функциональная схема уст-ройства содержит блок 17 синхронизации, наборное поле 18 задания адреса устройства, регистр 19 блокировки,Ж схемы 20 сравнения, дешифратор 21, коммутатор 22, шифратор 23, триггер 24 с единичным 25 выходом, первую 26, вторую 27, третью 28 и четвертую 29 группы шинных формирова- 55 телей, первую 30, вторую 31 и первую 32 группы элементы И и группу элементов ИЛИ 33, входящие в комму829 татор 22, группу элементов И 34, элемент И 35, первый 36, второй 37 и третий 38 элементы И-НЕ, второй 39 и третий 40 и первый элементы ИЛИ 4 1, первый 42 и второй 43 элементы НЕ, одновибратор 44.

На фиг. 1 также обозначены: группа 45 адресных входов устройства, группа 46 информационных выходов устройства, группа 47 входов-выходов данных устройства, выходы 48 и 49 ответа и запроса устройства соответственно, входы 50 и 51 старших и младших разрядов адреса группы адресных входов 45 соответственно, вхо— ды 52 и 53 выдачи и приема группы адресных входов 45 соответственно, группы 54 и 55 информационных входов и входы-выходы данных каналов 1 соответственно, выходы 56-58 запроса, номера байта и ответа каналов 1 соответственно, первый, второй и третий выходы 59-61 дешифратора 2 1 соответственно.

Наборные поля задания адреса канала 2 и устройства 18 (фиг. 2) содержат ключи 62 и резисторы 63.

Блоки 4 пора.зрядного сравнения (фиг. 3) содержат элементы 64 суммы по модулю два.

Блок 17 синхронизации (фиг. 4) содержит регистр 65 сдвига, первый элемент И 66, элементы И-НЕ 67-70, второй элемент И 71, элементы HE 7274, первый конденсатор 75, диод 76, резисторы 77-80 и второй конденсатор 81.

На фиг. 5 показаны эпюры напряжений на выходах элемента ИЛИ 40 (входе блока 17), элемента И ?1 и выхо-. дах блока 17 синхронизации.

Многоканальное устройство контроля для управляющих вычислительных систем содержит Й идентичных каналов 1 приема и анализа контрольной информации.

Наборное поле 2 задания адреса канала предназначено для присвоения и хранения заранее заданного фиксированного адреса канала. Принцип действия блока 2 (фиг. 2) состоит в следующем.

Номер, присвоенный каналу, преобразуется в соответствующий ему двоичный код, который задается в блоке 2 с помощью ключей (или перемычек) 62. При этом нулевому разряду коца соответствует замкнутое положе1101829 ние ключа 62, а единичному значения разряда — разомкнутое. При замкнутом положении ключа 62 отражается цепь от положительного полюса источника питания (+5В) через соответствующий 5 резистор 63 и ключ 62 к нулевому полюсу источника питания. При этом все падение напряжения происходит на резисторе и потенциал точки, к которой подключен соответствующий выход блока 2, равен нулю. При разомкнутом положении ключа 62 на соответ ствующий выход блока 2 проходит через резистор 63 высокий потенциал источника питания, соответствующий едини-1 це в коде адреса. Таким образом, блок 2 позволяет задавать и хранить код адреса, присвоенный соответствующему каналу приема и обработки контрольной информации. Выходные сигналы 20 блока 2 подаются на входы схемы 5 сравнения.

Схема 5 сравнения предназначена для сравнения кода адреса, поступающего через входы старших разрядов 25 группы адресных входов канала и кода адреса, задаваемого блоком 2. При совпадении этих адресов на выходе схемы сравнения появляется нулевой сигнал, фиксирующий факт обращения 30 именно к данному каналу.

Регистры 3 контроля предназначены для приема, хранения и выдачи контрольной информации, поступающей на вход-выход 55 данных канала и далее через группу шинных формирователей 9 на информационные входы регистров 3. Запись информации в соответствующий регистр 3 производится при постпулении на его синхровход 4р сигнала с соответствующего выхода дешифратора 6. Каждый иэ й1 регистров 3 контроля предназн: чен для хранения одного байта контрольной инфор» мации. 45

Каждый из и блоков 4 поразрядного сравнения предназначен для проверки на совпадение контрольной информации, хранимой в регис .рах 3 контроля и поступающей на другие входы блоков 4 от объекта контроля. Функциональная схема блока 4 поразрядного сравнения (фиг. 3) построена при побайтной обработке на восьми элементах 64 суммы по модулю 2. На выходах блоков 4 формируются нулевые сигналы, если контрольная информация, хранящаяся в регистрах 3 контроля и поступившая от объекта контроля, совпадают. В противном случае формируются единичные сигналы, говорящие о несовпадении соответствующих разрядов информации.

Дешифратор 6 предназначен для управления записью контрольной информации в регистры 3 контроля . Каждый из щ выходов дешифратора 6 подключен к входу синхронизации соответствующего регистра 3 контроля. Кроме того, все m выходов дешифратора 3 подключены к входам элемента ИЛИ 15, который управляет открытием шинных формирователей 9, через которые производится запись контрольной информации в регистры 3 контроля. Дешифратор б имеет прямой и инверсный управляющие входы. Разрешающий (нулевой) сигнал на инверсный управляющий вход дешифратора 6 поступает, если поступивший адрес совпал с адресом канала, а на прямой управлякяций вход поступает сигнал выдачи, свидетельствующий о наличии информации на входевыходе 55 данных канала. Номер возбуждаемого выхода дешифратора 6 определяется значениями младших разрядов адреса, поступающих на информационные входы дешифратора 6.

Дешифратор 7 предназначен для управления второй 10 — (а+1)-й 11 группами шинных формирователей, когорые обеспечивают коммутацию выходных сигналов блоков 4 поразрядного сравчения на вход-выход 55 данных канала. Соответствующий выход дешифратора 7 возбуждается (формируется нулевой управляющий сигнал) при поступлении младших разрядов кода адреса íà его информационные выходы и при на.шчии единичного сигнала "Прием" на прямом упраляющем входе и нулевого сигнала на инверсном управляющ м входе.

Шифратор 8 предназначен для формирования кода номера байта, в котором имеется несовпадение контрольной информации, записанной в регистре 3, и информации, поступающей от объекта контроля. Для этого на его входы подаются выходные сигналы элементов ИЛИ 12, каждый из которых формирует единичный сигнал на своем выходе, если имеется несовпадение хотя бы одного разряда информации в соответствующем ему байте. Одновременно выходные сигналы элементов ИЛИ 12 101829

3 2

О 0 О О

О О О 1

О О 1 0

О О 1 1

О 1 0 О

О 1 О

О О

О О

О N

О О

0 1

0 0 . О

0 О

"1

0 О

О

О

1 О

1 0

1 1

О 0

О 1

1 О О

О О 1

1 О

О 0 поступают на входы элемента ИЛИ 16, который формирует единичный сигнал при несовпадении разрядов хотя бы в одном из tn байтов информации, обрабатываемой каналом. Блок 8 собран по схеме приоритетного шифратора, поэтому выдаваемый им код всегда соответствует младшему номеру байта, в котором обнаружено несопадение информации.

Таблица соответствия приоритетного шифратора при в = 4 имеет вид х У2

Этой таблице соответствует система логических функций

= ХiХ + М1Х Х Х g

Х,Х Х Х,1 Х Х ь,, где Х„ — выход l -го элемента ИЛИ 12,S5

-й выход шифратора 8.

Таблица соответствия и логические функции, описывающие работу шифратс— ра 8 при М 4 4, могут быть получены аналогично.

Группа шинных формирователей 9 предназначена для коммутации информации, поступающей на вход-выход 55 канала, при ее записи в один из регистров 3 контроля. Управление открытием группы шинных формирователей 9 осуществляется выходным сигналом элемента ИЛИ 15, который фиксирует возбуждение одного из выходов дешифратора б,что соответствует режиму записи информации в один из регистров 3 контроля. Открытие шинных формирователей данной группы, как и других шинных формирователей элементов устройства, осуществляется нулевым потенциалом.

Группы шинных формирователей 10 и 11 предназначены для коммутации результатов сравнения байтов контрольной информации и информации, поступающей от объекта контроля, и передачи их на вход-выход 55 канала. Управление группами шинных элементов 10 и 11 осуществляет дешифратор 7.

Логические элементы И-HE 13 и

ИЛИ 14 предназначены для формирования сигнала ответа на выходе 58 канала, что означает поступление адреса данного канала, его правильную расшифровку и прием одного из сигналовприем или выдача. Появление нулевого сигнала на выходе элемента И-HE 13 означает получение данньм каналом либо команды "Прием", либо команды

"Выдача".

Блок 17 синхронизации предчазначен для формирования последовательности сдвинутых во времени синхроимпульсов на первом - п-м выходах, которые предназначены для последовательного опроса элементов И 34. Временная диаграмма работы блока 17 синхронизации представлена на фиг. 5 (для частного случая % = 8).. Блок 17 синхронизации (фиг. 4) состоит из генератора импульсов, собранного на элементах И-НЕ 67-70, конденсаторе 75 и резисторе 77, регистра 65 сдвига и схемы управления, построенной на элементах HE 72-74, элементах И 66 и 71, а также резисторах 78-80. диоде 76 и конденсаторе 81.

Генератор импульсов, собранный на элементах И-НЕ 67-70, представляет собой замкнутую автоколебательную цепь, которая формирует последователь1101829

13

14 ность импульсов с частотой, определяемой параметрами конденсатора 75, резистора 77 и элементов И-HE 67-69.

Элемент И-НЕ 70 выполняет функции выходного формирователя. Элемент И 71 5 предназначен для подключения выхода генератора импульсов к синхровходу регистра 65 сдвига при отсутствии запрещающего потенциала с выхода элемента ИЛИ 40. о

Схема управления, собранная на элементах 72 — 74, 76 и 78-81, обеспечивает формирование управляющего сиг нала на вход V2 регистра 65 с задержкой по отношению к моменту подачи питающего напряжения, что исключает неправильное функционирование блока 17 синхронизации из-за переходных процессов, вызванных включанием питания. Элемент И 66 формирует единичный сигнал на входе М1 регистра 65 сдвига, когда все его разряды находятся в нулевом состоянии.

Блок 17 синхронизации работает следующим образом. В исходном положе-2 нии все разряды регистра. 65 сдвига находятся в нулевом состоянии, на управляющих входах V< и V2 присутствует единичный потенциал, При поступлении на инверсный вход элемен- 30 та И 71 разрешающего (нулевого) потенциала на С -вход регистра 65 начинают поступать импульсы. В первый разряд регистра 65 записывается единица, которая выдается на его первом выходе. В результате на выходе элемента И 66 появляется нулевой сигнал, и при поступлении последующих синхроимпульсов происходит последовательный сдвиг единицы во второй, 40 третий, щ -й разряды регистра и запись нуля в первый его разряд. При установке всех разрядов регистра 65 сдвига в исходное состояние на входе 3 1 сформируется элементом И 66 единичный сигнал, и цикл работы повторяется. Работа блока 17 синхронизации может быть остановлена в любом такте подачей единичного сигнала на его управляющий вход, т.е. инверс-gp ный вход элемента И 71.

Назначение и принцип действия наборного поля 18 задания адреса и схемы 20 сравнения аналогичны назначению и принципу действия блока 2 и схемы 5 сравнения.

Регистр 19 блокировки предназначен для исключения при необходимости приема контрольной информации по одному или нескольким Каналам.В исходном состоянии все разряды регистра 19 блокировки устанавливаются в единичное состояние. В результате все элементы И 34 открыты и информация от любого из каналов о несовпадении контрольной информации и информация от объекта контроля принимаются при опросе соответствукщего элемента И 34 выходным импульсом блока 17 синхронизации.

При необходимости запретить при" ем информации от i -ro канала на входвыход 47 устройства подается код, содержащий 0 в 1 -м разряде, который через группы шинных формирователей 28 и 29 записывается в регистр 19 блокировки.

Дешифратор 21 предназн,".чен для управления переключением триггера 24 и управления группами шинных формирователей 28 и 29. Для формирования соответствующих управляющих сигналов на информационный вход дешифратора 21 подаются два младших разряда адреса, а на управляющий вход — единичный сигнал с выхода элемента И-HE 37.

Коммутатор 22 предназначен для коммутации кода байта, в котором обнаружено несовпадение информации от любого из 1 каналов на входы группы шинных формирователей 26. Для этого коммутатор 22 содержит N групп элементов И 30-32, каждая из которых может быть открыта при поступлении соответствующе10 сигнала с выхода элемента И группы элементов И 34, объединение выходных сигналов групп элементов И 30-32 осуществляется с помощью группы элементов ИЛИ 33, каждый из которых имеет М входов. шифратор 23 формирует код номера какала, в котором обнаружено несовпадение информации. Для этого его входы подключены к выходам элементов И 34, а выходы соединены с входами группы шинных формирователей 27, через которые осуществляется передача кода номера канала на вход-выход 47 устройства контроля.

Триггер 24 управляет прохождением сигнала "Запрос" на выход 49 устройства контроля. Рабочее состояние триггера 24 — единичное. Если необходимо временно запретить прохождение сигнала "Запрос" на выход 49 устройства, на информационный вход дешифратора 21

15 1101829 16 подается код, при котором возбуждается его выход 60,