Динамическое запоминающее устройство с зонами свободной памяти

Динамическое запоминающее устройство с зонами свободной памяти

Иллюстрации

Показать все

Реферат

 

ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ЗОНАМИ СВОБОДНОЙ ПАМЯТИ, содержащее первый коммутатор, выходы которого являются адресными выходами устройства, триггер режимов , первый выход которого соединен с управляющим входом первого коммутатора , а второйВЫХОД является управляющим выходом устройства, первый вход триггера режимов соединен с выходом триггера регенерации , а второй вход является первым управляющим входом устройства, первый вход триггера регенерации является вторым управляющим входом устройства, счетчик адресов регенерации, счетный вход которого соединен со вторым входом триггера регенерации , входы первой группы первого коммутатора являются адресными входами устройства , генератор импульсов, выход которого соединен с вторым входом триггера регенерации, отличающееся тем, что, с целью повыщения быстродействия, оно содержит преобразователь кода и второй коммутатор , входы которого являются дополнительными управляющими входами устройства , а выходы соединены с входами первой группы преобразователя кода и управляющими входами генератора импульсов, ходы счетчика адресов соединены с входасл ми второй группы преобразователя кода, информационные выходы которого соединены с входами второй группы первого коммутатора , а управляющий выход соединен с установочным входом счетчика адресов. 7J 00 со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4 А

3(5D G I1 С 21 0

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3520317/! 8-24 (22) 09.12.82 (46) 07.07.84. Бюл. № 25 (72) Н. В. Ищенко и А. М. Селигей (71) Киевский ордена Трудового Красного

Знамени завод электронных вычислительных и управляющих машин (53) 621.327.6 (088.8) (56) 1. Запоминающие устройства. Под ред.

Л. П. Крайзмера. 1974, вып. 4, с. 56 — 59, рис. 6.

2. Патент США № 3796998, кл. 340 — 173, опублик. 1974 (прототип). (54) (57) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ЗОНАМИ СВОБОДНОЛ ПАМЯТИ, содержащее первый коммутатор, выходы которого являются адресными выходами устройства, триггер режимов, первый выход которого соединен с управляющим входом первого коммутатора, а второй выход является управляющим выходом устройства, первый вход триггера режимов соединен с выходом триггера регенерации, а второй вход является первым управляющим входом устройства, первый вход триггера регенерации является вторым управляющим входом устройства, счетчик адресов регенерации, счетный вход которого соединен со вторым входом триггера регенерации, входы первой группы первого коммутатора являются адресными входами устройства, генератор импульсов, выход которого соединен с вторым входом триггера регенерации, отличающееся тем, что, с целью повышения быстродействия, оно содержит преобразователь кода и второй коммутатор, входы которого являются дополнительными управляющими входами устройства, а выходы соединены с входами первой группы преобразователя кода и управляющими входами генератора импульсов, выходы счетчика адресов соединены с входами второй группы преобразователя кода, информационные выходы которого соединены с входами второй группы первого коммутатора, а управляющий выход соединен с установочным входом счетчика адресов.

1! О! 894

2S

Изобретение относится к вычислительной технике и может быть использовано лля организации регенерации информации в динамических запоминающих устройствах.

Известно устройство для регенерации информации, содержащее триггеры режима и регенерации, коммутатор адресов, счетчик адресов регенерации, генератор импульсов регенерации !1).

Устройство позволяет периодически производить регенерацию во всех ячейках динамической памяти, однако характеризуется невысоким б ыстродействи ем, обусловленным необходимостью регенерации информации даже в тех модулях памяти, которые не используются в работе.

Наиболее близким по технической сущности и схемному решени<о к предлагаемому является устройство для регенерации информации, содержашее коммутатор, триггеры режимов и регенерации, счетчик адресов регенерации, генератор импульсов и позволяющее производить регенерацию информации с различной периодичностью во всех ячейках динамической памяти (2J.

Недостатком устройства является невысокое б ыстроде йствие, обусловлен lloc необходимостью регенерации информации даже в тех модулях памяти, которые не используются.

Цель изобретения — повышение быстродействия за счет уменьшения времени на регенерацию в запоминающем устройстве с зоной свободной памяти.

Поставленная цель достигается тем, что динамическое запоминающее устройство с зонами свободной памяти, содержащее первый коммутатор, выходы которого являются адресными выходами устройства, триггер режимов, первый выход которого соединен с управляющим входом первого коммутатора, а второй выход является управлякнцим выходом устройства, первый вход триггеры реясимов соединен с выходом триггера регенерации, а второй вход является первым управляющим BxoJO

На чертеже представлена с) IOK-схема динамического запоминакнцеlо устройсгва с зонами свооо и!Ой памяти.

Усгройство содержит первый коммут3тор 1, Входы первой группы которого являются адресными входами 2 устройства, T p H f à B p 3 f) C )K H Xl O B, if <. p B hf H B Bl X 0, L K OT Op 0 1 0 соединен с управ Ikf IQILLH l B x<);LOKI I! < рвого коммутатора 1, а второй выход является управляющим выходом 4 устройства, !Iåðвый вход триггера 3 режимов соединен с выходом триггера 5 регенерации, а второй является первым управ.тяющим входом 6 устройства, первый вход триггера 5 регенерации является вторым управ IrlK)flflfxl в;oL<)xf 7 устройства, я второй вхол сослпне1! с выходом генератора 8 импульсов и счетным входом счетчика 9 адресов рег<неряции. выходы которого соединены с входами первой группы преобразователя !О кола, а уста< ИОВОчный в ход — с ) 1тр3В.!5поп<им В ыхолом преобразователя 10 коля, выходы которого соединены с Входами второй группы псрвого коммутатора 1, входы второй группы преобразова геля 10 кола соели)!Сны с

У I P3B ° 1ЯЮ1ЦИ МИ В." Оля МИ Г< .Il

Устройство раоотяет следукнцим образом.

Выходы 3 подключаются к адресным входам запоминающего устройства, Выхол

4 подключается к входам стробировяния )10дулей памяти запомина)ощего х стройстья. (x алресиым входам 2 устройства полключяк)тся адресные шины внешних устройств. Обычно код à трес<1 делится на две группы; одна группа задает адрес ячейки памяти в модуле, я лруг3ÿ — — адрес молiTIH.

В данном устройстве необходимо ïîfкл!очить внеLLIIIH< адресные шины к вхолам

2 устройства так, чтооы послелсгвятельпое изменение адресов приводило к после IOB3тельному обра..пению первоначально KO всем первым адресам во всех модулях, затем ко всем вторым и т. д. Это приведет к тому, что при записи информации Ok!3 оулpT размещаться во всех модулях, начиная с младших разрядов. Если объем записываеМоН информации невелик, то одинаковая часть адресов каждого из модулей памяти будет свободна и в этой части памяти не требуется производить регенерацlfko, что требует изменения порядка коммутации адресов регенерации, а это осушествляется с помощью входов 12 устройства. При этом коммхтятОр 1! изменяет периос< следования их!п ль<Он регенерации с программиру«мого lенеряторя 8. По входам 6 и 7 устройства олществлястся ()(>J>if!if(I!If(к устройст(зу и сброс регенерации.

Счетчик 9 в рсжичс регенерации обеспечивает послсдоват(льный перебор адресов, подлежащих регенерации, начиная с чладших. При лостижснии адреса, устанавливаемого с помощьк> коммутатора 11, преобразователь 10 вырабатывает на управля>о(цем выходе сигнал сброса счетчика 9 в исходное состояние. Это означает, что регенерация будет произведена только в части младIlllfx разрядов все. модулей памяти, т. с. в тех алр(Bx, гл(была записана информация. В режиме ооращсния комчутатор 1 псреклк>чается на коммутацик> адресных

5 си(flf1. Iов с вхо;lа 2 x (.тройств(1.

Технико-эконочичсскос преимущество предлагаемог(> устройства заклк>ча(тся в умен ы иещ1 и врсчси и, отводи моп> лл я регенерациии информации, поскольку рсгснс!

0 рация яч(. (к па 31яти. В I(oTopbfx информация не была записана, нс производится. Это повышает быстролсйст13ие устройства.

Редактор В. Летраш

3а к аз 4685/36

Составитель Г. Боро((ин

Техред И. Верес Корректор. !. Лплппспко

Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и о>крытий! 33035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4