Делительное устройство

Делительное устройство

Иллюстрации

Показать все

Реферат

 

ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок управления, регистр частного, счетчик, сумматор, регистр остатка, регистр делителя, отличающееся тем, что, с целью повьшения быстродействия, в него введены блок памяти, сумматор-вьгчитатель , вычитающий счетчик, блок умножителей , а блок управления содержит восемь D -триггеров, два элемента ИИЛИ , четыре элемента ШТИ, три элемента И, два элемента НЕ, три элемента задержки, примем вход начальной установки устройства соединен с установочным входом первого О -триг гера, с входами сброса с второго по восьмой D -триггеров блока управления , вход пуска устройства соединен с первым входом первого элемента ИИЛИ блока управления, тактовый вход устройства - с тактовыми входами всех D -триггеров блока управления , прямой выход первого D -триггера блока управления - с вторым входом первого элемента И-ИЛИ, выход которого соединен с информационным входом второго D -триггера, прямой выход которого соединен с первым входом первого элемента ИЛИ и через первый элемент задержки - с информационным входом третьего D триггера , прямой выход которого соединен с первыми входами первого и второго элементов И, с первыми входами второго и третьего элементов ИЛИ, прямой выход четвертого D-триггера соединен с первым входом четвертого элемента ИЛИ, с третьим входом первого элемента И-И.ПИ, с первым входом второго элемента И-ШТИ, выход которого соединен с информационным входом первого D -триггера, прямой выход пятого D -триггера соединен через второй элемент задержки с информационным входом шестого ffl D-триггера, прямой выход которого соединен с вторым входом второго :элемента ИЛИ, с вторым входом четверС того элемента ИЛИ, с вторым входом с второго элемента И-ИШ-, вторым входом первого элемента ИЛИ, первым входом третьего элемента И, выход которого соединен с информационным входом седьмого О -триггера, прямой выел ход которого соединен с вторым входом .третьего элемента ШЖ, третьим вхоО 00 дом первого элемента ИЛИ и через третий элемент задержки - с информационным входом восьмого D -триггера, прямой выход которого соединен с четвертым входом первого элемента И-ИЛИ, третьим входом второго элемента И-ИЛИ,. четвертый, пятый и шестой входы второго элемента И-ИЛИ соединены с входом первого элемента НЕ, выход которого соединен с пятым, шестым входами первого элемента И-ИЛИ, вторым входом третьего элемента И, информацио

СОЮЗ СОВЕТСКИХ

СО14ИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

g$1) G 06 Р 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbtTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Е QOea8kyf — - 41ПФ, Ы .»- i t0 ôôß вЂ” c <© Т К А (21) 3518617/18-24 (22) 07. 12. 82 (46) 23. 07. 84. Bran. М 27 (72) И, А. Баранов, Г. Н. Булкин и В.Н.Петрунек (53) 681. 325(088. 8) (56) 1. Карцев M.À. Арифметика цифровых машин. M. "Наука", 1969, с. 515-519, рис. 5б.

2. Авторское свидетельство СССР

Ф 734682, кл. G 06 F 7/52, 1976 (прототип). (54)(57) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО, со— держащее блок управления, регистр частного, счетчик, сумматор, регистр остатка, регистр делителя, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок памяти, сумматор-вычитатель, вычитающий счетчик, блок умножителей, а блок управления содержит восемь D -триггеров, два элемента ИИЛИ, четыре элемента ИЛИ, три элемента И, два элемента НЕ, три элемента задержки, придем вход начальной установки устройства соединен с установочным входом первого D -триг гера, с входами сброса с второго по восьмой D -триггеров блока управления, вход пуска устройства соединен с первым входом первого элемента ИИЛИ блока управления, тактовый вход устройства — с тактовыми входами всех D -триггеров блока управления, прямой выход первого D -триггера блока управления — с вторым входом первого элемента И-ИЛИ, выход которого соединен с информационным входом второго D -триггера, прямой выход которого соединен с пер..SU„„ 4508 А вым входом первого элемента ИЛИ и через первый элемент задержки — с информационным входом третьего D —триггера, прямой выход которого соединен с первыми входами первого и второго элементов И, с первыми входами второго и третьего элементов ИЛИ, прямой выход четвертого

D-триггера соединен с первым входом четвертого элемента ИЛИ, с третьим входом первого элемента И-ИЛИ, с первым входом второго элемента И-ИЛИ, выход которого соединен с информационным входом первого D -триггера, прямой выход пятого D -триггера соединен через второй элемент задерж- ® ки с информационным входом шестого

D-триггера, прямой выход которого соединен с вторым входом второго ,элемента ИЛИ, с вторым входом четвер. того элемента ИЛИ, с вторым входом второго элемента И-ИЛИ, вторым входом первого элемента ИЛИ, первым входом третьего элемента И, выход которого соединен с информационным входом седьмого -триггера, прямой выход которого соединен с вторым входом третьего элемента ИЛИ, третьим входом первого элемента ИЛИ и через третий элемент задержки — с информационным входом восьмого 2 -триггера, прямой выход которого соединен с четвертым входом первого элемента И-ИЛИ, третьим входом второго элемента И-ИЛИ,. четвертый, пятый и шестой входы второго элемента И-ИЛИ соединены с входом первого элемента НЕ, выход которого соединен с пятым, шестым входами первого элемента И-ИЛИ, вторым входом третьего элемента И, информацио1104508 ный вход пятого 2 -триггера соединен с выходом второго элемента И, второй вход которого соединен с выходом вто рого элемента НЕ, вход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом четвертого

D-триггера блока управления, прямой выход третьего D -триггера которого соедйгГе%-с входом сложения суммататора вычитателя, вход вычитания котороге соединен с входом вычитания вычитающего счетчика и с прямым выходом пятого 2 -триггера блока управления, выход четвертого элемента ИЛИ которого соединен с входом записи регистра частного, вход сброса которого соединен с прямым выходом восьмого D — -.. триггера блока управления, вход первого элемента HE которого соединен с выходом счетчика, вход сброса которого соединен с прямым выходом первого П -триггера блока управления, выход третьего элемента ИЛИ которого соединен с информационным входом счетчика, выход знакового разряда регистра остатка соединен с входом второго элемента HE блока управления, выход первого элемента ИЛИ которого соединен с входом сдвига регистра частного, вход записи вычитающего

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметических устройств быстродействующих

ЦВМ с жесткимн ограничениями на мас- 5 согабаритные характеристики и энергопотребление.

Известно устройство для деления, реализующее аппаратный метод второго порядка деления двоичных чисел, содержащее регистр делимого, регистр делителя и горизонтальные ряды одноразрядных сумматоров с элементами на входах 2И-ИЛИ (1), 15

Недостатком этого устройства является большая сложность.

Наиболее близким к изобретению по технической сущности является счетчика соединен с прямым выходом второго 2 -триггера блока управления, выходы Н /2-старших разрядов регистра остатка (tl — разрядность операндов) соединены соответственно с входами первой группы блока памяти, входы второй группы которого соединены соответственно с выходами tl/4старших разрядов регистра делителя, выходы и разрядов которого соединены с соответствующими информационными входами блока умножителей, управЛяющий вход которого соединен с выходом вычитающего счетчика, выходы блока умножителей — с соответствующими входами сумматора, выходы которого соединены соответственно с информационными входами первой группы сум. матора-вычитателя, информационные г входы второй группы которого соединены соответственно с выходами регистра остатка, информационные входы которо1 го соединены соответственно с выходами сумматора-вычитателя, информационные входы первой группы которого соединены соответственно с выходами И разрядов регистра делителя, вход записи регистра остатка соединен с выхо— дом второго элемента ИЛИ блока управления. устройство для деления, содержащее блок управления, регистр частного, счетчик, сумматор, регистр остатка, регистр делителя (2J .

Недостатком известного устройства основанного на реализации логического и аппаратурного первого порядка методов ускорения деления, является большое время выполнения операции деления.

Цель изобретения — повышение его быстродействия.

Поставленная цель достигается тем, что в устройство для деления, содержащее блок управления, регистр частного, счетчик, сумматор, регистр остатка, регистр делителя, введены блок памяти, сумматор-вычитатель, i 104508 вычитающнй счетчик, блок умножителей,: а блок управления содержит восемь

D-триггеров, два элемента И-ИЛИ, четыре элементов ИЛИ, три элемента И, два элемента НЕ, три элемента задержки,(причем вход начальной установки устройства соединен с установочным входом первого D -триггера, с входами сброса с второго по восьмой D —триггеров блока управления, вход пус- 1о ка устройства соединен с первым входом первого элемента И-ИЛИ блока управления, тактовый вход устройства— с тактовыми входами всех D -триггеров блока управления, прямой выход пер- 15 вого D -триггера блока управления— с вторым входом первого элемента ИИЛИ, выход которого соединен с информационным входом второго D -триггера, прямой выход которого соединен 20 с первым входом первого элемента ИЛИ и через первый элемент задержки — с информационным входом третьего 3— триггера, прямой выход которого соеди нен с первыми входами первого и второ 25 го элементов И, с первыми входами второго и третьего элементов ИЛИ, прямой выход четввртого 2 -триггера соединен с первым входом четвертого элемента ИЛИ, с третьим входом первого эле- ЗО мента И-ИЛИ с первым входом второго элемента И-ИЛИ, выход которого соединен с информационным входом первого

D-триггера, прямой выход пятого 5— триггера соединен через второй элемент задержки с информационным входом шестого 2 -триггера, прямой выход которого соединен с вторым входом второго элемента ИЛИ, с вторым входом четвертого элемента ИЛИ, с вторым - 40 входом второго элемента И-ИЛИ, вторым входом первого элемента ИЛИ, пер. вым входом третьего элемента И, выход которого соединен с информационным входом седьмого D -триггера, пря 45 мой выход которого соединен с вторым входом третьего элемента ИЛИ, третьим входом первого элемента ИЛИ и через третий элемент задержки — с информационным BxogoM BocbMoro D — 5p триггера, прямой выход которого соединен с четвертым входом первого элемента И-ИЛИ, третьим входом второго элемента И-ИЛИ, четвертый, пятый и шестой входы второго элемента И-KIN соединены с входом первого элемента НЕ, выход которого соединен с пятым, шестым входами первого элемента И-ИЛИ, вторым входом третьего элемента И, информационный вход пятого D -триггера соединен с выходом второго элемента И, второй вход которого соединен с выходом второго элемента НЕ, вход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом четвертого 0 -триггера блока управления, прямой выход третье.

ro D -триггера которого соединен с входом сложения сумматора-вычитателя, вход вычитания которого соединен с входом вычитания вычитающего счетчика и прямым выходом пятого D -триггера блока управления, выход четверто-. го элемента ИЛИ которого соединен с входом записи регистра частного, вход сброса которого соединен с прямым выходом восьмого D --триггера блока управления, вход первого элемента НЕ которого соединен с выходом . счетчика, вход сброса которого соединен с прямым выходом первого D -триг. гера блока управления, выход третьего элемента ИЛИ которого соединен с информационным входом счетчика, выход знакового разряда регистра остатка соединен с входом второго элемента НЕ блока управления, выход первого элемента ИЛИ которого соединен с входом сдвига регистра частного, вход записи вычитающего счетчика соединен с прямым выходом второго D -триггера блока управления, выход и /2-старших разрядов регистра остатка (tl -разрядность операндов) соединены соответственно с входами первой группы блока памяти, входы второй группы которого соединены соответственно с выходами и /4-старших разрядов регистра делителя, выходы П разрядов которого соединены с соответствующими информационными входами блока умножителей, управляющий вход которого соединен с выходом вычитающего счетчика, выходы блока умножителей— с соответствующими входами суммато- . ра, выходы которого соединены соответственно с информационными входами первой группы сумматора-вычитателя, информационные входы второй группы которого соединены соответственно с выходами регистра остатка, информационные входы которого соединены соответственно с выходами сумматора-вычитателя, информационные входы первой группы которого соеди1104508

Для определенности полагаем, что умножители 10 четырехразрядные. В этом случае в регистре 2 делитель в иены соответственно с выходами и -разрядов р ег ис тр а делителя, вход з аписи регистра остатка соединен с выходом второго элемента ИЛИ блока управления, На фиг. 1 приведена структурная схема делительного устройства; на фиг. 2 - граф переходов состояний автомата на фиг. 3 — схема блока ф ° о управления.

Устройство содержит регистр 1 остатка, регистр 2 делителя, регистр 3 частного, сумматор-вычитатель 4, счетчик 5, блок 6 умножителей, вычитающий счетчик 7, блок 8 памяти, сумматор 9, умножите— ли 10 многоразрядные, блок 11 управления. Блок 11 управления построен в виде автомата на регистре с,перемещаемой единицей.

Граф переходов состояний автомата обозначен через А, 1 = О/1/7— состояния автомата, на дугах указаны условия переходов.

Блок 11 управления (фиг. 3) содержит 3 -триггеры 12-19, элементы И вЂ И 20 и 21, элементы И 22-24, элементы ИЛИ 25-28, элементы НЕ 29 и 30, элементы 31 — 33 задержки. В бло

30 ке 11 управления на вход 34 поступает знаковый разряд с регистра 1 остатка, выход 35 является суммиру- ю ющим входом сумматора-вычитателя 4, выход 36 — информационным входом счетчика 5, выход 37 — входом сброса счетчика 5, вход 38 — выходом наполнения счетчика 5, выход 39 — входом записи регистра 3 частного, выход 40 является входом обнуления ре", 40 гистра 3 частного, выхоц 41 — выходом вычитания счетчика-вычитателя 7 и сумматора-вычитателя 4„ выход 42 — входом сдвига регистра 3 частного, выход 43 является входом записи счетчика-вычитателя 7, вход 44 "Пуск", выход 45 является входом записи регистра 1 остатка, вход 46 "Начальная установка", тактовый вход 47.

Основу автомата составляет восемь

Й-триггеров 12-19 с асинхронными S и R входами.

Внешними сигналами устройства являются сигнал "Пуск" и "Начальная установка" — тактовый. исходном состоянии нормализован по двоичному основанию, и на адресный вход блока 8 памяти подключены 1-4 разряды регистра 2 делителя, а прошивка блока 8 памяти сделана с учетом того, что содержимое старшего нулевого разряда равно единице. Этим достигается точность операции деле.ния при реализации алгоритма ускоренного деления. Адресные входы старших разрядов блока 8 памяти соединены с восемью (в случае использования

4-разрядных умножителей) старшими разрядами регистра 1 остатка, который используется для хранения первоначально делимого, а в последующем — очередного остатка.

Сумматор-вычитатель 4 предназначен для вычитания из очередного остатка-(содержимого регистра 1 остатка) частичного произведения делителя на очередную цифру частного, формируемого в сумматоре- 9, а также для добавления (в случае, если оче— редной остаток отрнцательный) к содержимому регистра 3 частного содержимого регистра 2 делителя.

Регистр 2 делителя и регистр 3 частного сдвиговые, причем сдвиги в них осуществляются на число разрядов, равное разрядности умножителей 10.

Счетчик 5 предназначен для подсчета числа умножений, которое равно разрядности числа (делимого) делений на разрядность умножителей 10. Так, например, для 40-разрядных мантисс и 4-разрядных умножителей максимальное число умножений равно десяти.

Разрядность счетчика 5 или код дополнения выбираются таким образом, что появление единицы в старшем разряде означает завершение выполнения операции деления. Назначение остальных функциональных элементов совпадает с их названием.

Устройство работает следующим образом.

В исходном состоянии в регистре 2 делителя находится делимое, в регистре 3 частного — нормализованный делитель, регистры 3 частного и счетчика-вычитателя 7 обнулены, счетчик 5 находится в исходном состоянии (обнулен или сигналом "Сброс" в него записан код дополнения).

По сигналу "Пуск", означающему начало операции деления, автомат пе реходит из состояния А в состоя1104508

8, ние А . При этом по значениям старших цифр делителя и делимого, поступающих из регистров 1 и 2 на адресные входы блока 8 памяти, в счетчиквычитатель 7 записывается старшая цифра частного. В блоке 6 умножителей происхОдит умножение делителя на старшую цифру частного и в сумматоре 9 формируется произведение. Полученное таким образом произведение в сумматоре-вычитателе 4 вычитается из делимого и результат заносится в регистр 1 остатка со сдвигом на четыре разряда влево как очередной остаток. Содержимое счетчика 5 увеличивается на единицу. В том случае, если очередной остаток, полученный таким образом, положительный, автомат переходит в состояние "3 . Старшая цифра частного из счетчика-вычитателя 7 заносится в регистр 3 частного. Далее автомат переходит в состояние А, аналогично изложенному формируются очередная цифра частного и очередной остаток до появления сигнала "СчТ", который означает окончание операции деления.

Если на *аком-либо шаге деления очередной остаток окажется отрицательным, то автомат иэ состояния А перейдет в состояние А<. Это означает, что очередная цифра частного, в силу приближенной ее аппроксимации, взята на единицу большей. Поэтому в этом состоянии автомата эта цифра уменьшается на единицу и к содержимому регистра 1 при помощи сумматора-вычитателя 4 добавляются содержимое регистра 2 делителя. Этим осуществляется корректировка цифры частного и остатка. Очередная цифра частного заносится в регистр 3 частного. Формирование отрицательного очередного остатка означает, что следующая цифра частного ноль. Поэтому, если "СчТ" ", то автомат переходит в состояние А6 где содержимое счетчика 5 увеличивается на единицу, осуществляется сдвиг содержимого регистра 3 вправо, и далее в освободившуюся тетраду регистра 3 частного заносится цифра ноль. Если

"СчТ" ", автомат переходит в состояние А и операция деления продолжается аналогично изложенному, иначе автомат переходит в состояние А, что означает окончание выполнения операции.

Заметим, что если очередной остаток неотрицательный, то время вычисления шестнадцатиричной цифры частного 1 д л = с, i g c, где 4 i — время переход да А - А, — длительность корот20 кого такта. В том случае, когда очередной остаток отрицательный, время вычисления двух очередных шестнадцатиричных цифр частного t, = t,

Предполагая получение отрицательного и неотрицательного остатков событиями равновероятными, среднее время деления, при принятых допущени" ях приведенное к одному двоичному

ЗО разряду, равно с (21, 1 бс1.

В известном устройстве естественно полагать, что среднее время деления, приведенное к одному двоичному разряду, не меньше, чем (t 2 ) 1/3. Поэтому быстродействие предлагаемого устройства больше быстродействия известного устройства не менее чем в

40 1,5 раза.

Таким образом, предлагаемое изобретение позволяет уменьшить время выполнения операции деления не менее чем в 1,5 раза.

1104508

М ч л

Ъю ч

1104508

Составитель Л.Медведева

Техред Т.Маточка Корректор Л.Луговая

Редактор Н.Бобкова

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4

Заказ 526 1/35 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, R-35, Раушская наб., д. 4/5