Устройство для извлечения квадратного корня

Устройство для извлечения квадратного корня

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее вычислительную матрицу одноразрядных сумматоров , k-й столбец вычислительной матрицы содержит (k+1) одноразрядных сумматоров, элемент НЕ и k-2 сумматоров по модулю два (k 2, 3, ... N, где N - разрядность результата), выход i-ro сумматора по модулю два k-ro столбца соединен с первым входом (i+1)-ro одноразрядного сумматора (i 2,3, ..., k-2), выход i-ro одноразрядного сумматора k-ro столбца соединен с вторым входом (i-l)-ro одноразрядного сумматора (k+l)-ro столбца, выход первого одноразрядного сумматора k-ro столбца соединен с первым входом первого одноразрядного сумматора (k+1)-ro столбца, первыми входами всех сумматоров по модулю два (k+1)-ro столбца и вторыми входами k-x сумматоров по модулю два остальных столбцов, i-й и

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ЯО„„д пщшд, „ G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

13,,", у БАИОТЫКЛ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3551251/18-24 (22) 07.02.83 (46) 23.07.84. Бюл. Ф 27 (72) В.А. Елисеев, К.Н. Шишканов, В.В.Музалев и С.А. Слюсарев (71) Пензенский политехнический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 754411, кл. С 06 F 7/552, 1980.

2. Авторское свидетельство СССР

У 857981, кл. С 06 F 7/552, 1979 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее вычислительную матрицу одноразрядных сумматоров, k-й столбец вычислительной матрицы содержит (k+1) одноразрядных сумматоров, элемент HE u k-2 сумматоров по модулю два (k = 2, 3, ... N, где N — разрядность результата), выход i-го сумматора по модулю два

k-ro столбца соединен с первым входом (i+1)-го одноразрядного сумматора (i = 2,3, ..., k-2), выход i-го од-. норазрядного сумматора k-го столбца соединен с вторым входом (i-1)-го одноразрядного сумматора (k+1)-го столбца, выход первого одноразрядного сумматора k-го столбца соединен с первым входом первого одноразрядного сумматора (k+1)-го столбца, первыми входами всех сумматоров по модулю два (k+1)-ro столбца и вторыми входами

k-x сумматоров по модулю два остальных столбцов, i-й и (i+1)-й разряды подкоренного выражения устройства (i = 3, ..., 2N-1) подключены попарно соответственно к первому и второму входам последних одноразрядных сумматоров, i-1-го столбца, 2i pasряды подкоренного выражения устройства (i = 1, ..., N) соединены с ,входами соответствующих элементов НЕ

i+1-ro столбца, выходы которых соединены с первыми входами предпоследних одноразрядных сумматоров этого же столбца, выход переноса (i+1)-го одноразрядного сумматора k-го столбца соединен с входом переноса i-го одноразрядного сумматора этого же столбца, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычисления квадратйого корня, в него введены коммутатор разрядов, дешифратор разрядов, группа элементов И, .элемент НЕ, одноразрядный сумматор в первый столбец, сумматор, входы первого слагаемого которого соединены с выходами соответствующих одноразрядных сумматоров последнего столбца вычислительной матрицы, входы, второго слагаемого сумматора соедине-. ны с выходами соответствующих элемен- . тов И группы, первые входы которых соединены с выходами первых одноразрядных сумматоров соответствующих столбцов спервого по предпоследний, выход первого одноразрядного сумматора последнего столбца соединен с входом элемента НЕ, выход которого соединен с вторыми входами элементов И группы с первого по предпоследний и первым входом последнего элемента И группы, второй вход которого . соединен с выходом элемента НЕ последнего столбца, вход которого соединен с младшим разрядом подкоренного числа, входы переноса последних одноразрядных сумматоров всех столбцов соединены с входом логической единицы уст1104511 ройства, вторые входы предпоследних одноразрядных сумматоров столбцов с 2 по N соединены с входом логического нуля устройства, первый вход одноразрядного сумматора первого столбца соединен с. входом старшего разряда устройства, вход второго разряда которого соединен с вторым входом одноразрядного сумматора первого столбца, выход которого соединен с вторым входом первого одноразрядного сумматора второго столбца, выход переноса первого одноразрядного сумматора первого столбца и выходы первых одноразрядных сумматоров осталь;ных столбцов являются соответственИзобретение относится к вычисли- . тельной технике и может быть использовано в цифровых вычислительных машинах.

Известно устройство для извлечения квадратного корня, содержащее мат рицу сумматоров-вычитателей, вход под коренного выражения устройства, входы нулевого и единичного потенциалов, элементы НЕ, разрядные выходы корня(1).10

Однако при вычислении квадратного корня из небольших чисел значительно увеличивается относительная погрешность, что приводит к тому, что в фор мате результата будет только одна или15 б несколько значащих цифр младших разрядов. Кроме того, вычислительная матрица содержит сумматоры-вычитатели, обладающие низким быстродействием эа счет переключения режима работы 20 по сравнению с однофункциональными элементами, например сумматорами, и большими аппаратурными затратами.

Наиболее близким к изобретению

25 является устройство для извлечения квадратного корня, содержащее вычислительную матрицу одноразрядных сумматоров, k-й столбец которой содержит

k+1 одноразрядных сумматоров, элемент НЕ и k-2 сумматоров по модулю два, причем выход i-ro одноразрядного сумматора k-ro столбца соединен с входом i-1-го одноразрядного сумматора k+1-ro столбца, входы разрядов но выходами N старших разрядов резуль. тата устройства, выходы сумматора яв ляются соответственно выходами N младших разрядов результата устройства, входы разрядов подкоренного числа устройства соединены с соответствующими информационными входами коммутатора разрядов и входами дешифратора разрядов, выходы которого соединены с управляющими входами коммутатора разрядов и являются выходами порядка результата устройства, вы-, ходы коммутатора разрядов соединены с соответствующими разряд- и ными входами вычислительной матрицы. подкоренного числа устройства соединены с соответствующими входами вычислительной матрицы (2) .

Недостатком известного устройства является низкая точность вычисления при малых значениях подкоренногo числа.

Цель изобретения — повышение точности вычисления квадратного корня.

Поставленная цель достигается тем, что в устройство для извлечения квадратного корня, содержащее вычислительную матрицу одноразрядных сумматоров, k-й столбец вычислительной матрицы содержит (k+1) одноразрядных сумматоров, элементов НЕ и k-2 сумматоров по модулю два (k = 2, 3, N, где N - разрядность результата), выход i-го сумматора по модулю два

k-ro столбца соединен с первым входом (i+1)-ro одноразрядного сумматора (i = 2,3, ..., k-2), вход i-го одноразрядного сумматора k-ro столбца соединен с вторым входом (i-i)-ro одноразрядного сумматора (k+1)-ro столбца, выход первого одноразрядного сумматора k-го столбца соединен с первым входом первого одноразрядного сумматора (k+1)-ro столбца, первыми входами всех сумматоров по модулю два (Е+1)-го столбца и вторыми входами k-x сумматоров по модулю два остальных столбцов, i-й и (i+1)-й раз.ряды подкоренного выражения устрой1104511

3 ства (i = 3, ..., 2N-1) подключены попарно соответственно к первому и второму входам последних одноразрядных сумматоров i-1-ro столбца, 2i разряды подкоренного выражения устройства (i = 1, ..., N) соединены с входами соответствующих элементов НЕ i+1 ãî столбца, выходы которых соединены с первыми входами предпоследних одноразрядных сумматоров этого же столб.1б ца, выход переноса (i+1)-го одноразрядного сумматора k-го столбца соединен с входом переноса i-ro одноразрядного сумматора этого же столбца, допол-. нительно введены коммутатор разрядов, 15 дешифратор разрядов, группа элементов И, элемент НЕ, одноразрядный сумматор в первый столбец, сумматор, входы первого слагаемого которого соединены с выходами соответствующих 20 одноразрядных сумматоров последнего столбца вычислительной матрицы, входы второго слагаемого сумматора соединены с выходами соответствующих элементов И группы, первые входы кото 25 рых соединены с выходами первых одноразрядных сумматоров соответствующих столбцов с первого по предпоследний, выход первого одноразрядного сумматора последнего столбца соединен с вхо- щи дом элемента НЕ, выход которого соединен с вторыми входами элементов

И группы с первого по предпоследний и первым входом последнего элемента

И группы, второй вход которого соеди- З5 нен с выходом элемента НЕ последнего столбца, вход которого соединен с младшим разрядом подкоренного числа, входы переноса последних одноразрядных сумматоров всех столбцов соеди- 4р нены с входом логической единицы устройства, вторые входы предпоследних одноразрядных сумматоров столбцов с 2 по N соединены с входом логического нуля устройства, первый 45 вход одноразрядного сумматора первого столбца соединен с входом старшего разряда устройства, вход второго разряда которого соединен с вторым входом одноразрядного сумматора пер вого столбца, выход которого соединен с вторым входом первого одноразрядного сумматора второго столбца, выход переноса первого одноразрядного сумматора первого столбца и выходы первых одноразрядных сумматоров остальных столбцов являются соответственно выходами N старших разрядов результата устройства, выходы сумматора являются соответственно выходами К младших разрядов устройства, входы разрядов подкоренного числа устройства соединены с соответствующими информационными входами коммутатора разрядов и входами дешифратора разрядов, выходы которого соединены с управляющими входами коммутатора разрядов и являются выходами порядка результата устройства, выходы коммутатора разрядов соединены с соответствующими разрядными входами вычислительной матрицы.

На фиг. 1 представлена блок †схе устройства; на фиг..2 — блок-схема вычислительной матрицы одноразрядных. сумматоров и сумматора.

Устройство содержит вход 1 подкоренного числа, коммутатор 2 разрядов, матрицу 3 одноразрядных сумматоров, сумматор 4, дешифратор 5 разрядов, выходы б младших разрядов результата, выходы 7,старших разрядов результата, выходы 8 порядка, вход 9 логической единицы, вход 10 логического нуля, одноразрядный сумматор 11, элементы

HE 12, сумматор 13 по модулю два, элементы И 14.

Устройство работает следующим образом.

Перед началом вычисления разряды подкоренного выражения по входам 1 подаются на дешифратор S разрядов, который анализирует попарно подкоренное выражение на наличие значащих цифр в старших разрядах входного кода и формирует код "8" порядка результата, который также управляет работой коммутатора 2 разрядов таким образом, что при наличии значащих цифр в первой, второй и т.д. паре цифр подкоренного выражения к первому, второму, третьему и т.д. входам подкоренного выражения вычислительной матрицы 3 подсоединяются соответственно первый, третий и т.д., второй, четвертый и т.д., третий, пятый и т.д. входы 1 подкоренного выражения устройства, которые затем заносятся попарно на входы одноразрядных сумматоров 11 младших разрядов каждого столбца матрицы 3 одноразрядных сумматоров, на входы переноса которых постоянно подается "1". В первом столбце матрицы осуществляется сложение первых двух старших цифр подкоренного выражения и логической "1", поступающей на вход переноса, что

1104511 равнозначно сложению первой пары цифр с кодом "11". Выход переноса одноразрядного сумматора 11 первого столбца является выходом старшей цифры результата d». На выходе элемента

12 HE и одноразрядного сумматора 11 первого столбца формируется код ос,татка, который подается на входы одноразрядных сумматоров 11 двух старших разрядов второго столбца, а на входы одноразрядного сумматора 11 младшего разряда второго столбца подается следующая пара цифр подкоренного выражения. Во втором столбце матрицы осуществляется сложение остатка с припи- 15 санной к нему справа второй парой цифр подкоренного выражения с кодом

1д», 11, если первая цифра результата

d» = 1, и с кодом О d, 11, если первая цифра результата d,,= О. Выход пе- 20 реноса одноразрядного:,сумматора 11 старшего разряда второго столбца матрицы 3 одноразрядных сумматоров является второй цифрой результата d<.

Сдвинутый на один разряд в сторону старших разрядов кад остатка подается на входы одноразрядных сумматоров 11 старших разрядов третьего стопбца, а на входы младшего одноразрядного сумматора 11 этого столбца подается З0 следующая пара цифр. В третьем столбце происходит сложение остатка с приписанной к нему справа третьей парой цифр падкоренного выражения с кодом 1 с11 11, если вторая цифра результата d = 1, и с кодом О d»d 11, если вторая цифра результата d< = О.

Выход переноса одноразрядного сумматора 11 старшего разряда третьего столбца является третьей цифрой ре- 40 зультата д1 Поскольку при Й = 1

d> = О, а при d = О, третья, начиная с младшей, цифра кода второго слагаемого всегда равна О. Таким образом, на первые входы второго, на- 45 чиная с младшего одноразрядного сумматора 11 каждого столбца, подается уровень логического нуля. Затем код остатка третьего столбца со сдвигом на один разряд в сторону старших g0 разрядов подается на входы одноразрядных сумматоров 11 старших разрядов четвертого столбца и т.д. Инвертирование цифр результата в зависимости от последней цифры результата осуществляется с помощью сумматоров

13 по модулю два. На последнем п столбце одноразрядных сумматоров 11 вычислительной матрицы происходит сложение кода остатка предыдущего столбца, сдвинутого на один разряд в сторону старших разрядов, с при писанной справа последней парой

Цифр подкоренного выражения с кодом

d» d> ° ° ° dn g 011, если предпослед-: няя цифра результата d<, = 1, и с кодом 1 д», d<, ..., dn 2 011, если предпоследняя цифра результата с»„ О. Выход переноса одноразрядного сумматора 11 старшего разряда последнего столбца является последней цифрой результата d„ ° Сдвинутый на один разряд в сторону старших разрядов код остатка вычислительной матрицы 3 подается на входы блока восстановления остатка, что необходимо для восстановления истинного значения остатка в случае, когда последняя цифра результата dh = 0 ° Восстановление остатка происходит путем суммирования на одноразрядных сумматорах 11 кода остатка R»R>R R<, ..., R со значением д,с1 с1 с1, ..., dh- Rnii npu

d О и с нулевым кодам при d„= 1.

Указанные коды формируются с помощью элементов 14 И. На выходах 6 сумматоров 11, появятся и разрядов восстановленного остатка, которые являются и младшими разрядами кода результата вычисления квадратного корня.

Предлагаемое устройство для извлечения квадратного корня обладает более высокой точностью вычисления результата.

Уменьшение относительной погрешности осуществляется за счет сдвига подкоренного выражения в сторону стар ших разрядов до появления значащих циф в одном из двух старших разрядов, чем уменьшается диапазон изменения

Ь-1 (211 подкоренного выражения 2 Х < 2

Использование остатка вычислительной матрицы в качестве младших цифр корня уменьшает также абсолютную погрешность вычисления квадратного корня.

1104511

1104511 Ф

ВНИИПИ Заказ 5261/35 Тираж 699 Подписное

Фнлмап ППП Патент", r.Óàãîðîä,.ул.Проектная, 4