Преобразователь комплексных сигналов

Преобразователь комплексных сигналов

Иллюстрации

Показать все

Реферат

 

1. ПРЕОБРАЗОВАТЕЛЬ КОМПЛЕКСНЫХ СИГНАЛОВ, содержащий блок преобразования дополнительного кода в прямой , блок выделения наибольшего из чисел, блок преобразования чисел из формы с. фиксированной запятой в форму с плавающей запятой, блок памяти и блок преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой, причем входы действительной и мнимой частей преобразователя соединены с соответствующими входами блока преобразования дополнительного кода в прямой, выходы первого и второго аргументов и знаков которого соединены соответственно с первым и вторым входами блока вьщеления наибольшего из числа и входом знаков аргументов блока преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой, выход и вход знака разности аргументов которого соединены соответственно с выходом преобразователя и выходом знака разности блока вьщеления наибольшего из чисел, выходы большего и меньшего чисел которого соединены соответственно с входами большего и меньшего чисел блока преобразования чисел из формы с фиксированной запятой в форму с плавающей запятой, отличающийся тем, что, с целью расширения класса решаемых задач за счет дополнительной возможности вьшолнения операции нормирования модуля сигнала на весовой делитель я сокращения объема памяти, он содержит два сумматора, блок формирования адреса, а блок памяти выполнен в виде трех блоков памяти логарифмов чисел, блока памяти секансов, блока памяти антилогарифмов и блока памяти арккотангенсов, причем выходы мантиссы большего числа, мантиссы .меньшего числа и порядков этих чисел (Л блока преобразования чисел из формы с фиксированной запятой в форму с плавающей запятой соединены соответственно с входом первого блока памяти логарифмов, входом второго блока памяти логарифмов и первым и вторым входами старших разрядов первого сумматора , подключенного первым входом старших разрядов к первому входу вто4; ел рого сумматора, выходы первого и второго блоков памяти логарифмов соедиtsD СЛ нены соответственно с первым и вто-, рьм входами младших разрядов первого сумматора, выход первого сумматора подключен через блок формирования адреса к входам блоков памяти секансов и арккотангенсов, выходы которых соединены соответственно с вторым входом второго сумматора и первым информационным входом блока преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой , второй информационный и управляющий входы которого соединены соот

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU,„, 11 4525

А зш С 06 F 15/31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABT0PCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3566480/18-24 (22) 10 ° 03.83 (46) 23.07.84. Бюл. !! - 27 (72) Ю.П. Барметов, С.А. Боев и Ю.И. Евтеев (71) Воронежский технологический институт (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

N- 560634, кл. С 06 F 15/38, 1972.

2. Патент Великобритании N 1328567, кл. С 4 А, опублик. 1978 (прототип). (54) (57) . ПРЕОБРАЗОВАТЕЛЬ КОМПЛЕКСНЪ|Х СИГНАЛОВ, содержащий блок преобразования дополнительного кода в прямой, блок выделения наибольшего из чисел, блок преобразования чисел из формы с, фиксированной запятой в форму с плавающей запятой, блок памяти и блок преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой, причем входы действительной и мнимой частей преобразователя соединены с соответствующими входами блока преобразования дополнительного кода в прямой, выходы первого и второго аргументов и знаков которого соединены соответственно с первым и вторым входами блока выделения наибольшего из числа и входом знаков аргументов блока преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой, выход и вход знака разности аргументов которого соединены соответственно с выходом преобразователя и выходом знака разности блока выделения наибольшего иэ чисел, выходы большего и меньшего чисел которого соединены соответственно с входами большего и меньшего чисел блока преобразования чисел из формы с фиксированной запятой в форму с плавающей запятой, отличающийся тем, что, с целью расширения класса решаемых задач за счет дополнительной возможности выполнения операции нормирования модуля сигнала на весовой делитель и сокращения объема памяти, он содержит два сумматора, блок формирования адреса, а блок памяти выполнен в виде трех блоков памяти логарифмов чисел, блока памяти секансов, блока памяти антилогарифмов и блока памяти арккотангенсов, причем выходы мантиссы большего числа, мантиссы 3 ,меньшего числа и порядков этих чисел блока преобразования чисел иэ формы с фиксированной запятой в форму с пла-. вающей запятой соединены соответственно с входом первого блока памяти логарифмов, входом второго блока памяти логарифмов и первым и вторым входами старших разрядов первого сумматора, подключенного первым входом старших разрядов к первому входу второго сумматора, выходы первого и второго блоков памяти логарифмов соединены соответственно с первым и вто-, рым входами младших разрядов первого СЛ сумматора, выход первого сумматора подключен через блок формирования адреса к входам блоков памяти секансов и арккотангенсов, выходы которых соединены соответственно с вторым входом второго сумматора и первым: информационным входом блока преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой, второй информационный и управляющий входы которого соединены соот1104525 где q„

r g1

Ч- Ч х ветственно с выходом блока памяти антилогарифмов и выходом целой части второго сумматора, третий и четвертый входы и выход дробной части которого соединены соответственно с выходами первого и третьего блоков памяти логарифмов и входом блока памяти антилогарифмов, вход третьего блока памяти логарифмов соединен с входом нор-

Мирующего делителя преобразователя.

2. Преобразователь по и. 1, о тличающийся тем, чтоблок преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой содержит мультиплексор, блок памяти констант, преобразователь, прямого .кода в дополнительный и два сумматора округлений, причем первый

Устройство относится к вычислитель" ной технике и предназначено для преобразования комплексных сигналов из прямоугольных координат к полярным, а также нормирования модуля комплекс- 5 ного числа.

Известно арифметическое устройство, работающее по алгоритму Волдера и содержащее сдвигающие регистры, коммутаторы, -сумматоры-вычитатели (11. 1ц

Недостаток арифметического устройства — невысокое быстроде ствие, являющееся следствием итерационного алгоритма вычислений.

Наиболее близким по технической сущности к изобретению является табличный преобразователь, содержащий преобразователь кодов сигналов, схему сравнения и коммутации, схему сдви.

ra, таблицу преобразований, модифика- 20 тор модуля и фазы, у которого. первый и второй входы соединены с первым и вторым входами схемы преобразования кодов сигналов, второй и третий выходы схемы преобразований соединены с первым и вторым входами схемы сравнения и коммутации, первый выход кото. рой соединен с первым входом модификатора модуля и фазы. Первый вЪиод схемы преобразования кодов сигналов 30 соединен с вторым входом модификатора, первый и второй выходы которого и второй информационные входы блока соединены соответственно с информационным входом преобразователя прямого кода в дополнительный и информационным входом мультиплексора, управляющий вход и выход которого соединены соответственно с управляющим входом блока и входом первого сумматора округления, входы знаков аргументов и знака разности блока соединены через блок памяти констант с управляющим входом преобразователя прямого кода в дополнительный и первым входом второго сумматора округления, второй вход которого соединен с выходом преобразователя прямого кода в дополнительный, выходы сумматоров округления соединены с выходом блока. соединены соответственно с первым и вторым выходами устройства. Второй и третий выходы схемы сравнения и коммутации соединены с первым и вторым входами схемы сдвига, первый и второй выходы которой соединены с первым и вторым входом таблицы преобразований, а третий выход схемы сдвига соединен с третьим входом модификатоРа, четвертый и пятый входы которого соединены с первым и вторым выходами таблицы преобразований $23.

Недостатком известного устройства является большой объем таблицы преобразований, равный

Я„= (qä„+ с1 ) 2 " " (1) - разрядность кода мантиссы модуля сигнала; — разрядность кода фазы сигнала (0 4 g < — );

" разрядность кодов мантисс входных переменных; — разрядность кода разности порядков.

Целью изобретения является расширение класса решаемых задач за счет дополнительной возможности выполнения операции нормирования модуля сигнала на весовой делитель и сокращения объема памяти.

1104525

Поставленная цель достигается тем, что преобразователь комплексных сигналов, содержащий блок преобразования дополнительного кода в прямой, блок выделения наибольшего иэ чисел, блок преобразования "исел из формы с фиксированной запятой в форму с плавающей запятой, блок памяти и блок пре— образования чисел из формы с плавающей запятой в форму с фиксированной !0 запятой, причем входы действительной .и мнимой частей преобразователя соединены с соответствующими входами блока преобразования дополнительного кода в прямой, выходы первого и второго аргументов и знаков которого соединены соответственно с первым и вторым входами блока выделения наибольшего из числа и входом знаков аргументов блока преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой, выход и вход знака разности аргументов которого соединены соответственно с выходом преобразователя и выходом знака разности блока выделения наибольшего из чисел, выходы большего и меньшего чисел которого соединены соответственно с входами большего и меньшего чисел преобразовайия чи30 сел иэ формы с фиксированной запятой в форму с плавающей запятой, содержит два сумматора, блок формирования адреса, а блок памяти выполнен в виде трех блоков. памяти логарифмов чисел, блока памяти секансов, блока памяти антилогарифмов и блока памяти арккотангенсов, причем выходы мантиссы большего числа, мантиссы меньшего числа и порядков этих чисел блока преобразования чисел из формы с фик40 сированной запятой в форму с плавающей запятой соединены соответственно с входом первого блока памяти логарифмов, входом второго блока памяти логарифмов и первым и вторым

45 входами старших разрядов первого сумматора, подключенного первым входом старших разрядов к первому входу второго сумматора, выходы первого и второго блоков памяти логарифмов соединены с первым и вторым входами младших разрядов первого сумматора, выход первого сумматора подключен через блок формирования адреса к входам блоков памяти секансов и

55 арккотангенсов, выходы которых соединены соответственно с вторым входом второго сумматора и первым информационным вхолом блока преобразования чисел из формы с. плавающей запятой в форму с фиксированной запятой, второй информационный и управляющий входы которого соединены соответственно с выходом блока памяти антилогарифмов и выходом целой части второго сумматора, третий и четвертый входы и выход дробной части которого соединены с выходами первого и третьего блоков памяти логарифмов и входом блока памяти антилогарифмов, вход третьего блока памяти логарифмов соединен с входом нормирующего делителя преобразователя.

Блок преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой содержит мультиплексор, блок памяти констант, преобразователь прямого кода в дополнительный и два сумматора округления, первый и второй информационные входы блока соединены соответственно с информационным входом преобразователя прямого кода в дополнительный и информационным входом мультиплексора, управляющий вход и выход которого соединены соответственно с управляющим входом блока и входом первого сумматора округления, входы знаков аргументов и знака разности блока соединены через блок памяти констант с управляющим входом преобразователя прямого кода в дополнительный и первым входом второго сумматора округления, второй вход которого соединен с выходом преобразователя прямого кода в дополнительный, выходы сумматоров округления соединены с выходом блока.

На фиг. 1 представлена блок-схема преобразователя; на фиг. 2 — блоксхема блока формирования адреса, на фиг. 3 — схема блока преобразования чисел иэ формы с плавающей запятой в форму с фиксированной запятой.

Преобразователь комплексных сигналов содержит преобразователь 1 дополнительного кода в прямой, блок 2 выделения наибольшего из чисел, блок 3 преобразования чисел из формы с фиксированной запятой в форму с плавающей запятой, блок 4 памяти логарифмов, сумматор 5, блоки 6 и 7 памяти логарифмов, блок 8 формирования адреса, сумматор 9, блоки памяти секансов 10, антилагарифмов 11и арккотангенсов 12 и блок !3 преобразо1104525 (3)

35 (4) о = azcctg 2

log2(sBc A ) + 1о8 2 х — (5)

40 где — log М

log2a+ — log У*; (6) большее из чисел х, у; меньшее; где х*— у*

1.) - операция выделения целой 45 части числа.

Дальнейшее преобразование модуля сигнала из формы с плавающей запятой к форме с фиксированной запятой осуществляется блоком 13 путем сдвига мантиссы модула на линейке мультиплексора 16 влево на число разрядов, равное порядку P и оКругления резуль= тата в сумматоре 18. Вычисление действительного значения фазы по приведенному ее значению, g, знаком действительной вign х и мнимой sign y частей, а также соотг пение между вания чисел из формы с плавающей запяз.,й в форму с фиксированной запятой.

Блок формировнния адреса содержит мультиплексор 14 и сумматор 15 округ- 5 ления.

Блок преобразования чисел из формы с плавающей запятой в форму с фиксированной запятой содержит мультиплек-. сор 16> блок 17 памяти констант, сум- 10 маторы 18 и 19 округления и преобразователь 20 прямого кода в дополнительный.

Блок 3 преобразования чисел из формы с фиксированной запятой в форму с плавающей запятой анализирует вес старшего разряда и выдает двоичный код порядка и код мантиссы, представляющий собой все значащие разряды аргумента, и Может быть выполнен на схеме анализа веса старшего разряда и выдачи кода аргумента, начиная со старшего значащего разряда.

В предлагаемом устройстве вычисление значений порядка Р и мантиссы /а модуля комплексного сигнала, а также его фазы Ы., приведенной к первому октанту, по действительной х и мнимой у составляющим сигнала и нормирующему делителю M осуществляется соглас- 30 но выражения

Р =Г2 (2) а= 2 кодами /х/ и /у/ (/х/ ) /у/) выполняется блоком 13 согласно таблице.

Константы 90, 180 и 270 хранятся в блоке 17. Поскольку на вход устройства отрицательные значения х и у поступают в дополнительных кодах блок

1, выполненный в виде переключателя прямого или инверсного кодов и сумматора и соединенный своими входами с входами устройства, обеспечивает перевод дополнительных кодов в прямые со знаками, положительные числа про- . ходят на выход блока 1 без изменения.

Знаковые разряды чисел х и у соединены с вторым входом блока 13.

/х/ > /у/ sign x sign y

90 -d

270 +о

90 +о

270 -с

О

1 0

360 — с

180 -oL

180 +о

Блок 2 выделения наибольшего нз чисел служит для сравнения абсолютных значений кодов и пересылки большего из них по одному, а Меньшего по другому выходам.

Знак результата сравнения (/х/—

/у/) соединен с первым входом блока 13.

Блок 3 преобразования осуществляет преобразование большего х* и меньшего у* чисел из формы с фиксированной запятой в форму с плавающей запятой, при этом разряды мантисс большего и меньшего чисел соединены с входами блоков 4 и 6 памяти логарифмов чисел, а разряды порядков соединены со старшими разрядами сумматора 5. Младшие разряды сумматора соединены с выходами блоков 4 и 6 памяти логарифмов чисел, причем в блоке 4 занесены логарифмы чисел в прямых кодах, в блоке 6в обратных, порядок меньшего числа в блоке 3 также формируется в обратном коде.

1104525

Таким образом, сумматор произ.водит вычитание логарифма меньше о числа иэ логарифма большего числа, и результат вычитания = log õ*—

log у* в виде целой и дробной час2 тей поступает на вход блока 8 формирования адреса, осуществляющего уменьшение разрядности кода р за счет изменения шага дискретизации его д обной части в зависимости от изменения величины целой части p . .Формирование адреса выполняется согласно выражению

А* = ((р -(pg.) 2 + 0,5) +

y * -(pig

+2(1 2 ) () и реализуется с помощью линейки мультиплексора 14 и сумматора 15 округления.

Увеличение шага дискретизации р приводит к выравниванию дпя всего,20 интервала изменения р погрешности оцифровии таблиц о(= arcctg 2, (8) г г.

il = log2(sec(arcctg 2 )) 25 (9) занесенных соответственно в блоки памяти арккотангенсов 12 и секансов 10, С помощью блоков 12 и 10 выполняется перекодировка логарифма отношения х* к у* в значения фазового угла, при 0 веденного к первому октанту o(., и логарифма секанса этого угла Л . Сумма Л и логарифма большего числа„ получаемая в сумматоре 9, представляет собой логарифм произведения большей из координат на секанс прилегающего угла, т.е. логарифм модуля комплексного сигнала.

Сумматор 9, выполненный в виде двух линеек схем суммирования, поми- 40 мо сложения кодов 8og х* и Л выполняет

2 также сложение полученной суммы с дополнительным кодом логарифма нормирующего делителя, формируемого блоком 4 памяти логарифмов. На выходе 45 сумматора 9 формируется логарифм по основанию 2 отношения модуля комплексного сигнала к числу M.

Устройство работает следующим образом. 50

Исходные коды действительной и мнимой частей сигнала через первый и второй входы устройства подаются на первый и второй входы блока 1 преобразования, который по знаку чисел 55 переводит отрицательные числа из дополнительных кодов в прямые. Перевод осуществляется путем инверсии дополнительного кода и прибавления к инверсному коду единицы младшего разряда.

Логарифмы мантисс большего и мень.— шего чисел. с выходов блоков 4 и 6 памяти логарифмов подаются на входы младших разрядов сумматора 5, на входы старших разрядов которого подаются порядки большего и меньшего чисел.

Так как в блоках 3 и 6 порядок и логарифм мантиссы меньшего числа формируется в обратных кодах, на выходе сумматора 5 образуется разность логарифмов большего и меньшего чисел в прямом коде. В блоке формирования адреса мультиплексором 14 осуществляется сдвиг дробной насти Р вправо на число разрядов, соответствующее целой части р, сдвинутое число округляется сумматором 15 по старшему из отбрасываемых разрядов, и недостающие старшие разряды при сдвиге числа согласно выражению (7) дополняются единицами. Таким образом, при нулевом порядке логарифмы ианс тисс уменьшаются в 2 раза, при (p)- 1 в 4 раза, при (p)= 2 — в 8 раз и т.д.

Такое формирование адреса позволяет получить погрешность оцифровки таблиц

oL и Л для всего интервала изменения не превышающую погрешности для

p ) = 0 при одновременном возрастании объема таблиц с и 71 всего в 2 раза по сравнению с объемом, необходимым для. (pf= О. По адресу, сформированному блоком- 8 из блоков памяти секансов 10 и арккотангенсов 12 выбираются коды Л и о, которые затем поступают в сумматор 9 и блок 13 соответственно. Код с в блоке 13 суммируется или вычитается иэ констант 90, 180, 270, 360, выдаваемых по значениям разрядов /х/ ) /у/, sign х, sign y.

Код логарифма секанса складывается в сумматоре 9 с кодом логарифма большего числа. Из полученной суммы вычитается логарифм нормирующего делителя M обратные коды целой и дробной частей которого считываются с выхода блока 7 памяти логарифмов по адресу, равному коду М. Дробная часть суммы, полученной на выходе сумматора 9, подается на вход блока памяти антилогарифмов, с выхода которого мантисса модуля комплексного сигнала поступает на информационный вход линейки мультиплексора 16, на управляющие входы которой поступает порядок модуля.

1104525

Таким образом, путем сдвига мантиссы влево на число разрядов, равное порядку модуля, осуществляется приведение кода к форме с фиксированной запятой. Сумматор 18 выполняет округление ко- 5 да по старшему из отбрасываемых разрядов.

Такое построение устройства позволйет расширить функциональные возможности преобразователя комплексных сиг- О налов за счет введения операции нормирования модуля сигнала на весовой делитель, что часто бывает необходимым при построении анализаторов спектра

Фурье с длительностью выборки, не выражаемой степенью числа 2, а также уменьшить объем запоминающих устройств,, применяемых для формирования таблиц преобразований Сравним объемы таблиц преобразований известного устройства и предлагаемого, полученных из условия равной точности вычислений. Для известного устройства объем таблицы определяется выражением (1). Объем таблиц для предлагаемого устройства равен

Я г = (q< + 2 ) (2 " + 2 " + 2 ) +

+ 2 " о 1 ° (2q<„+ q „ + 4 ) (10)

В частности, при q = q = q - = q .== а1 а1 х У

8 аР 0

16.2 " бит = 1048576 бит, = 30 2 + 28 2 = 36352 бит, что в 28,8 раза меньше по сравнению с известным устройством.

Составитель А. Зорин

Редактор P. Цицика Техред Л.Коцюбняк Корректор О. Билак

Заказ 5262/36 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Укгород, ул. Проектная, 4