Многофункциональный запоминающий элемент для логической матрицы

Многофункциональный запоминающий элемент для логической матрицы

Иллюстрации

Показать все

Реферат

 

МЮГОФУНКЦИОНАЛЬНЫЙ ЗАПОМИНЛЮицШ ЭЛЕМЕНТ ДЛЯ ЛОГИЧЕСКОЙ МАТРИ15, содержащий триггер,, мультиплексоры , элемент И-ИЛИ-НЕ, элемент И-ИЛЙ, элемент НЕРАВНОЗНАЧНОСТЬ, элементы И и элементы ИЛИ с первого по третий, причем выход первого элейента И соединен с первым входом триггера, прямой и инверсный выхода которого подключены соответственно к первым и вторым входам элемента И-ИЛИ-НЕ,и элемента И-ИЛИ, третий и четвертый входы элемента И-ШШ-НЕ соединены с выходом первого мультиплексора, и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИЛИ, а. выход - к первым входам второго и третьего элементов И, второй вход второго элемента И соединен с выходом .второго мультиплексора и первь1ми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента И-ИЛИ-НЕ, а выход - к второму входу третьего мультиплексора, инверсный выход элемента И-ШШ-НЁ. соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход является информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента-И соединен с третьим входом третьего мультиплексора и является одним из управляющих вхо- . дов многофункционального запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплек (Л сора, четвертый и пятый входы которого и входы первого элемента И -являются другими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются . соответственно входами переноса и выходом переноса многофункциональ ел ного запоминающего элемента, одними из операционных входов которого являются пятый вход элемента И-ИЛИ-НЕ СХ) и третий вход элемента И-ИЛИ, от«tih личающийся тем, что, с целью повышения быстродействия многофункционального запоминающего элемента , в него введены четвертый мультиплексор, элемент НЕ и четвертьй элемент ИЛИ, причем первьй вход четвертого мультиплексора подключен к выходу первого мультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ , а выход соединен с вторым входом триггера, выход эле

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(51) 11 С 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО ДЕЛА ИЗОВРЕТЕНИЙ N ОТНРЫТИЙ (21) 3579499/18-24 (22) 15.04.83 (46). 23.07.84. Бюл. У 27 (72) В.И.Горин, В.В.Соломатин и Т.А.Курбатова (53) 681.327 (088.8) (56) 1. Авторское свидетельство СССР

В 746728, кл. (j 11 С 15/00, t978.

2 ° Авторское свидетельство СССР по заявке Р 3421922/18-24, кл. 11 С 15/00, 1982 (прототип). (54)(57) ИНОГОФУНКЦИОНАЛЬНЫЙ ЗАПОМИНАЮЦИЙ ЗЛЕМЕНТ ДЛЯ ЛОГИЧЕСКОЙ

ИАТРИЦЫ, содержащий триггер, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-ИЛИ, элемент НЕРАВНОЗНАЧНОСТЬ элементы И и элементы ИЛИ с первого по третий, причем выход первого элемента И соединен с первым входом триггера, прямой и инверсный выходы которого подключены соответственно к первым и вторым входам элемента И-ИЛИ-НЕ и элемента И-ИЛИ, третий и четвертый входы элемента

И-ИЛИ-НЕ соединены с выходом первого мультиплексора, и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИЛИ, а -выход — к первым входам второго и третьего элементов И, второй вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента

И-ИЛИ-НЕ, а выход — к второму входу,. SU 1104584 A третьего мультиплексора, инверсный выход элемента И-ИЛИ-НЕ.соединен с вторым входом третьего элемента И, выход которого подкюпочен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход является информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента И соединен с третьим входом третьего мультиплексора и является одним из управляющих вхо- . дов многофункционального. запоминающего элемента, информационными входами которого являются входы с первого rto третий первого мультиплексора, четвертый и пятый входы которого и входы первого элемента И являются другими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются . соответственно входами переноса и выходом переноса многофункционального запоминающего .элемента, одними из операционных входов которого являются пятый вход элемента И-ИЛИ-НЕ и третий вход элемента И-ИЛИ, о т— л и ч а ю шийся тем, что, с целью повышения быстродействия многофункционального запоминающего элемента, в него введены четвертый мультиплексор, элемент НЕ и четвертый элемент ИЛИ, причем первый вход четвертого мультиплексора подключен к выходу первого мультиплексора, вто.рой вход — к выходу элемента НЕРАВНОЗНАЧНОСТЬ, а выход соединен с вторым входом триггера, выход эле1 мента НЕ подключен к первым входам третьего и четвертого элементов ИЛИ; выходы которых соединены соответственно с шестым входом элемента

И-ИЛИ-HE и с четвертым входом элемента И-ИЛИ, пятый вход которого соединен с седьмым входом элемента

И-ИЛИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и

104584 является входом считывания многофункционального запоминающего элемента, входом управления записью и другими операционными входа— ми которого являются соответственно третий вход четвертого мультиплексора и вторые входы третьего и четвертого элементов ИЛИ.

2 дами третьего мультиплексора и четвертого элемента И и подключен к выходу второго мультиплексора, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к первому выходу элемента 4-ЗИ-2ИЛИ/НЕ/

:а,выход — к второму входу третьего мультиплексора, второй выход элемента 4-ЗИ-2ИЛИ/НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с вы-. ходом четвертого элемента И, а выход являетая выходом многофункциональ.ного элемента, второй вход четвертого элемента И, объединен с третьим входом третьего мультиплексора и является входом многофункциоцаль.ного элемента, а выход третьего мультиплексора является выходом многофункционального эле10

Наиболее близким техническим реше-15 нием к изобретению является многофункциональный запоминающий элемент для логической матрицы, который содержит триггер, три мультиплексора, элементы 4-3И-2ИЛИ-НЕ, 3-2И-2ИЛИ 20

НЕРАВНОЗНАЧНОСТЬ, четыре элемента

И, три элемента ИЛИ, причем входы первого, второго мультиплексоров и первого элемента И являются входами многофункционального элемента, выход .25 первого элемента И соединен с первым входом триггера, прямой и ин,версный выходы которого подключены соответственно к первым и вторым входам элементов 4-ЗИ-2ИЛИ/НЕ и 30

3-2И-2ИЛИ, третьи входы которых являются входами многофункционального элемента, четвертый и пятый входы элемента 4-ЗИ-2ИЛИ/НЕ объединены с первым входом первого элемента ИЛИ

35 и подключены к выходу первого мультиплексора, второй вход первого элемента ИЛИ подключен к выходу элемента 3-2И-2ИЛИ, а выход соединен с первыми входами второго и третьего 0 элементов И, второй вход второго элемента И соединен с первыми вхомента j2) .

Изобретение относится к вычислительной технике и может быть использовано в матричных ассоциативнологических устройствах.

Известно многофункциональное запоминающее устройство для логической матрицы, содержащее триггер, блок сравнения, элементы И, ИЛИ

НЕ )1) .

Недостатком этого устройства является низкое быстродействие при выполнении арифметических операций с помощью микропрограмм.

Недостатками матрицы, составленной из таких элементов, являются большой объем и ограниченное быстродействие при выполнении арифметических операций, так как для выполнения, например, операции арифметического сложения нужно расположить слагаемые в одной строке, причем между парами одноименных разрядов должны стоять дополнительные многофункциональные элементы для записи результата операции. Таким образом, объем матрицы увеличен в три раза (на каждый разряд числа нужно предусмотреть два дополнительных элемента: для записи второго опеванда и для записи результата).

104584 4

Поставленная цель достигается тем, что во многофункциональный запоминаюший элемент для логической матрицы, содержащий триггер, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-ИЛИ, элемент НЕРАВНОЗНАЧНОСТЬ элементы И и элементы ИЛИ с первого по третий, причем выход первого элемента И соединен с первым входом триггера, прямой и инверсный выходы которого подключены соответственно к первым и вторым входам элемента

И-ИЛИ-НЕ и элемента И-ИЛИ, третий и четвертый входы элемента И-ИЛИ-НЕ соединены с выходом первого мультиплексора и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИЛИ, а выход — к первым входам второго и третьего элементов И, второй .:вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента И-ИЛИ-НЕ, а выход — к второму входу третьего мультиплексора, инверсный выход элемента И-ИЛИ-НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход является информационным выходом много - функционального запоминающего элемента, второй вход четвертого элемента И соединен с третьим входом третьего мультиплексора и являетсяодним из управляющих входов многофункционального запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплексора, чет35

3 1

Наличие дополнительных разрядов н три раза увеличивает время прохождения по строке переноса, а необхоидмость перекомпановки массива еще больше снижает быстродействие. Указанные недостатки усугубляются, если нужно сложить несколько чисел.

Цель изобретения — повышение быстродействия многофункционального запоминающего элемента, особенно при выполнении арифметических операций.

f0

Зо

S5 вертый и пятый входы которого и входы первого элемента И являются другими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются соответственно входами переноса и выходом переноса многофункционального запоминающего элемента, одними из операционных входов которого являются пятый вход элемента И-ИЛИ-НЕ и третий вход элемента И-ИЛИ, введены четвертый мультиплексор, элемент

НЕ и четвертый элемент ИЛИ, причем первый вход четвертого мультиплексо; ра подключен к выходу первого мультиплексора, второй вход — к выходу элемента НЕРАВНОЗНАЧНОСТЬ, а

;выход соединен с вторым входом

"триггера, выход элемента НЕ подключен к первым входам третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-НЕ, пятый вход которого соединен с седьмым входом элемента И-ИЛИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и является входом считывания многофункционального запоминающего элемента, входом управления записью и другими операционными входами которого являются соответственно третий вход четвертого мультиплексора и вторые входы третьего и четвертого элементов ИЛИ.

На чертеже приведена функциональная схема предложенного многофункционального запоминающего элемента..

Предложенный многофункциональный запоминающий элемент содержит триггер 1, мультиплексоры 2 — 5 с первого по четвертый, элемент И-ИЛИ-НЕ 6, элемент И-ИЛИ 7, элемент НЕ 8, элементы И 9-12 с первого по четвертый, элементы ИЛИ 13-16 с первого по четвертый, элемент НЕРАВНОЗНАЧНОСТЬ 17.

На чертеже показаны входы 18 управления записью, управляющие входы 19-21, информационные входы 2224, входы 25-27 переноса, управляющие входы 28, вход 29 считывания, операционные входы 30, управляющий вход 31, информационный 32 и выход

33 переноса.

При пОстроении логической матрицы осуществляются следующие соединения: входы 19 и 29 всех многофунк1104584 циональных запоминающих элементов строки объединены и подключены к устройству управления матрицей (не показано). Выход 32 любого запоминающего элемента соединен с входом 5

22 предыдущего запоминающего элемента, входом 23 последующего запоми" нающего элемента.,в строке и входом

24 элемента, расположенного выше по столбцу. Выход 33 соединен с вхо- 1б дом 25 предыдущего запоминающего элемента и входом 26 последующего запоминающего элемента в строке.

У запоминающих элементов, расположенных в одном столбце, объединены 15 входы l8, 20, 27, 28, 30, 31 и под-, ключены к устройству управления матрицей, Входы 21 объединены у всех запоминающих элементов. На входы 24 запоминающих элементов ниж- 211 ней.строки поступают входные данные.

На свободные входы 22, 23, 25, 26 запоминающих элементов крайиих

:столбцов поданы константы.

Работа устройства поясняется 25 таблицей, в которой приняты следующие обозначения: "А" — сигнал на выходе мультиплексора 3 при наличии сигнала на одном из входов 2224, поступающего с одного из сосед- ЗО них разрядов; "В" — содержимое триггера 1, "С" — сигналы на входах 25 и 26, поступающие с выходов 33 переноса соседних разрядов., 35

Во второй графе таблицы приведены коды операций, подаваемые на входы 30, соответствующие результаты операций над переменными "А", "Б" и

С, поступающие на выход 32 (в 40 третьей и пятой графах таблицы) и сигналы переноса на выходе 33 (в четвертой и шестой графах таблицы) при нулевом и единичном значениях сигнала на входе 31 ° 45

Предложенное устройство работает следующим образом.

Запись информации в триггер осуществляется при подаче импульса записи на вход 21. При этом на 50 вход 19 выбранной строки и на вход

20 выбранного столбца матрицы подается логическая единица. Информация на вход триггера 1 поступает через мультиплексор 2 при нулевом уровне на входе 18 — с выхода 32 самого элемента, при единичном — с выхода мультиплексора 3 (сигнал "А"). Сигнал "А" на входы 22-24 мультиплексора 3 поступает с выходов 32 соседнего левого, правого или нижнего элемента в зависимости от кода на входах 28: "01", "1О" или "11".

Запись исходной информации можно осуществить тремя способами.

Первый способ. Информация подается на входы 24 нижней строки матрицы. На входы запоминающих элементов подаются коды: вход 28 — "11", входы 18 и 29 — "1", вход 30 — .

"0000",.вход 31 — "0". При этом выполняется операция "А": в каждом запоминающем элементе сигнал проходит с входа 24 на выход 32 без изменения и одновременно поступает через мультиплексор 2 на вход триггера 1. Таким образом, каждый разряд входной информации поступает на входы триг-, геров 1 всех запоминающих элементов столбца, но запись производится . только в ту строку и только в те разряды этой строки, на которые по входам 19 и 20 поданы сигналы разрешения записи.

Второй способ. Первое слово исходной информации записывается в нижнюю строку матрицы. Затем с каждым тактом оно сдвигается вверх на одну строку, а в освободившуюся нижнюю строку записывается следующее слово, Управляющие сигналы, подаваемые на входы запоминающих элементов матрицы при этом следующие: вход

28 - "11", входы 18 и 29 — "-1", вход 31 — "0",, вход 30 — "0101" (что согласно таблице соответствует операции "В"), Разрешение записи подается при. этом на все запоминающие элементы матрицы. Разряды могут быть замаскированы подачей кода "0" на вход 20 запоминающих элементов соответствующих столбцов. Этот способ позволяет записывать входную информацию с тактовой частотой, ограниченной только задержкой на время сраба- тывания одного запоминающего элемента матрицы.

Третий способ аналогичен предыдущему, только. запись происходит не снизу по словам, а слева или справа поразрядно. Первые разряды всех слов записываются в запоминающие элементы первого столбца матрицы, а затем сдвигаются. При этом в освободившийся первый столбец записывается следующие разряды слов входной информа

1104584

30

40 ции, Управляющие коды при этом такие же, как при втором способе, кроме входов 28, на которые нужно подать код "01" или "10" в зависимости от того, слева или справа ведется запись информации в матрицу.

Считывание происходит следующим образом.

Информация с. триггеров 1 данной строки матрицы проходит через все расположенные выше запоминающие элементы на выходы 32 верхней строки матрицы. Управляющие коды: вход 28входы 19, 20, 21 и 31 — "0", вход 30 — "0000". На вход 29 считываемой строки подается код "О",, на входы 29 остальных строк — код

"1". В результате операция "А", заданная кодом на входах 30 всех строк матрицы, в считываемой строке блокируется, и вместо нее в запоминающих элементах выполняется операция "В". Если нужно считать всю информацию, записанную в матрице, то можно считывать пословно с выходов

32 верхней строки матрицы, каждый раз сдвигая информацию на одно слово вверх.

Многофункциональный элемент выполняет операции над переменными

А, В и С,. приведенные в таблице в соответствии с кодами, подаваемыми на входы 30 и 31. При подаче на вход 31 кода "0" выполняются логические операций согласно третьей ,графе таблицы. При этом сигнал "С" с входа мультиплексора 4 проходит на выход мультиплексора 5 без изменений. При коде "1" на входе 31 sanoминающий элемент выполняет арифметические операции, и формируются на

I ! выходах 32 и 33 сигналы согласно операциям в пятой и шестой графах таблицы.

Сигнал "С",есть значение переноса из левого или правого соседнего разряда. Его прохождение определяется кодом на входе 27: "1" — проходит сигнал с входа 26, "0" — проходит сигнал с входа 25.

В матрице, построенной из предложенных многофункциональных запоминающих элементов, арифметические ,и логические операции выполняются попарно, между соседними строками матрицы, в каждой из которых лежит одно слово. Результат операции записывается на место одного из операндов. Рассмотрим выполнение таких операций на примере арифметического сложения.

Первое слагаемое записывается в нечетные строки матрицы, второе— в четные. На входы 31 подается код

"1", на входы 30 — "1001", чему согласно пункту 10 таблицы соответствует операция "А + В + С". На входы 29 нечетных строк матрицы поступает сигнал "0". Операция сложения в этих строках блокируется, и вместо нее выполняется операция считывания "В". Информация с триггеров

1 нечетных строк поступает на выходы

32 и далее (управляющий код на входах 28 — "11") проходит на открытые входы 24 запоминающих элементов чет" ных строк матрицы в качестве переменной "А". На входах 29 четных строк — код "1". В этих строках выполняется операция сложения. Код на входах 27 указывает направление движения переноса по строке (0 слева направо, "1" — справа налево).

Результат операции через мультиплексор 2 (на входах 18 — код "1") записывается в триггеры 1 (разрешение записи подается на входы 20 всех столбцов и на входы 19 только четных строк).

Чтобы сложить несколько строк матрицы, надо на вход 29 нижней из них подать код "0", в ней будет выполняться операция считывания "В".

На входы 29 остальных строк подает-!! t! ся к од 1 . В них будет выполняться операция сложения "А + В + С", обусловленная подачей на входы 30 и

3 1 всех столбцов матрицы управляющих кодов " 1 00 1 " . Управляющий код на входах 2 8 — " 1 f " . Сигнал разрешения записи подается на вход 1 9 верхней строки, куда записывается результат сложения . Остальные управляющие коды такие же, как при попар ном сложении чисел . Количество слагаемых при сложении может быть любым, и таких блоков в матрице может быть несколько °

Выполнение других арифметических и логических операций отличается от операции сложения только управляющими кодами на входах 30 и 31 сигнала на входе 29 и направлением передачи информационных сигналов "А" и переноса "С" многофункционального запо10

1104584

Код операции

Управление — 0

Управление — 1

Р п/п

Выход Р

Выход Р,.

Выход F

АО+С (А+ В)О С

АС

0000

А + В (А + В)С (А + В)С

0001

0010

А+ В (А + В).0+С

0011

А(С + В)

С(А+ Б) + АВ

AB O+C

А В

0100

0101

В 9 С

АЮВЮС (А+ Б)9С

С(А + В) + АВ

АЮВ

A+ В

0110

С+АВ

0111

А В

А В О+С

A(C + В)

C(A+ В) + АВ

1000

1001

АЮВЭС

88 С

А О+В

С(А+ В) + АВ

1010 (А + B)9 С

С+АВ

1011

А+ В

1100

AB Q»,.C

А В

С(А+ В) + A

С(А+ В) + А

С+А

1101

AB O C

А В.1111

AO+ С

16 минающего элемента в зависимости от . управляющих кодов на входах 27 и 28.

Таким образом, предложенный многофункциональный запоминающий эле-. мент для;логической матрицы позволяет выполнять операции записи, считывания, сдвига информации, логические и арифметические операции, перечисленные в таблице, между строками двух записанных в матрицу массивов данных .

В матрице, построенной на основе предложенного многофункционального запоминающего элемента, операнды слагаемых расположены каждый в своей строке, и результат операции записывается на место одного иэ операндов, вследствие чего дополнительных разрядов не требуется, что уменьшает объем матрицы по сравнению с известным устройством в три раза. Отсутствие дополнительных разрядов в строке увеличивает быстродействие выполнения арифметических операций, так как в три раза уменьшается время прохождения по строке. сигнала переноса. Кроме того, не требуется перекомпановка массива для выполнения различных операций за счет воэмож1О ности выполнения этих операций между различиыми строками, что .также увеличивает быстродействие выполнения операций.

15 Технико-экономическое преимущество предложенного многофункционального запоминающего элемента заключает. ся в более высоком. быстродействии

;при выполнении арифметических опе-

20 раций по сравнению с известным.

1104584

ФВ 4Ъ 1Г г р у К> ф 4 % ы сч с4 еч эо»

«еч ьз

2 и

Фнлнал ШШ "Патент, г.. Уагород, ул.Проектная,4

ВНИИПИ Заказ 1135 Ти аж 575 Go щсное