Корреляционный дискриминатор времени транспортного запаздывания

Корреляционный дискриминатор времени транспортного запаздывания

Иллюстрации

Показать все

Реферат

 

КОРРЕЛЯЦИОННЫЙ ДИСКРИМИНАТОР ВРЕМЕНИ ТРАНСПОРТНОГО ЗАПАЗДЫВАНИЯ , содержащий элемент РАВНОЗНАЧНОСТЬ , первый и второй входы которого подключены к информахдюнным выходам соответственно первого и второго блоков задержки, информационные входы которых подключены к выходам соответственно первого и второго формирователей знака, входы которых являются соответственно первым и вторым информационными входами дискриминатора , генератор тактовых импульсов , выход которого подключен к входу распределителя импульсов, первый и второй выходы которого подключены соответственно к входу записи блока памяти и счетному входу счетчика команд , информационный выход которого подключен к управляющим входам первого и второго блоков задержки и к адресному входу блока памяти, о тличающийся тем, что, с целью повышения точности, в него введены коммутатор, реверсивный счетчик , регистр, первый и второй D-триггеры и элемент И, выход которого подключен к входу записи регистра и R -входу первого D -триггера , выход которого подключен к D-ВХОДУ второго Т) -триггера, выход которого подключен к входу первого разряда управляющего входа коммутатора , первый и второй выходы которого подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, выход переноса вычитания которого подключен к входу установки О реверсивного счетчика, выход i-го разряда которого подключен к .1-му входу элемента И и входу i-го разряда информационного входа блока памяти, информационней выход которого подключен к информационному входу реверсивного счетчика , установочный вход которого подключен к третьему выходу распре делителя импульсов, четвертый выход которого подключен к информационному СО входу коммутатора, вход второго разряда управлякяцего входа которого подключен к выходу элемента РАВНОЗНАЧНОСТЬ , С-входы первого и второго D-триггеров подключены к выходу переноса счетчика команд, информационный выход которого подключен к информационному входу регистра, информационный выход которого является информационным выходом дискриминатора , а D -вход первого D-триггера является входом логической 1 дискриминатора.

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК зов С 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЕ1П н ee Tepceoev СВИОЕТЕЛЬСтВм

M6ej!S

Ю 3

СлЭ

С0

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 35 7 9492/18-24 (22) 15.04.83 (46) 07.08.84. Бюл. е"* 29 (72) Б.И. Чичельницкий и В.Н. Шмигора (7 1) Государственный научно-исследовательский институт теплоэнергетического приборостроения (53) 681.32 (088.8) (56) 1. Жовинский В.Н.,Арховский В.Ф.

Корреляционные устройства. М., "Энергия", 1974.

2. Massen R., Nerkef „Е., Linder К. F, Non-contact veIoc ity .

neagurment with à new microprocessor

based industrial correbator.

JMEC0 9 work congress Berlin (Ves t), 1982 (прототип) . (54)(57) КОРРЕЛЯЦИОННЫЙ ДИСКРИМИНАТОР ВРЕМЕНИ ТРАНСПОРТНОГО ЗАПАЗДЫВАНИЯ, содержащий элемент РАВНОЗНАЧНОСТЬ, первый и второй входы которого подключены к информационным выходам соответственно первого и второго блоков задержки, информационные входы которых подключены к выходам соответственно первого и второго формирователей знака, входы которых являются соответственно первым и вторым информационными входами дискриминатора, генератор тактовых импульсов, выход которого подключен к входу распределителя импульсов, первый и второй выходы которого подключены соответственно к входу записи блока памяти и счетному входу счетчика команд, информационный выход которого подключен к управляющим входам первого и второго блоков задержки и к адресному входу блока памяти, о т„,Я1)„„1107130 A л и ч а ю шийся тем, что, с целью повышения точности, в него введены коммутатор, реверсивный счетчик, регистр, первый и второй

9-триггеры и элемент И, выход которого подключен к входу записи регистра и R -входу первого 1) -триггера, выход которого подключен к

Д-входу второго Э -триггера, выход которого подключен к входу первого разряда управляющего входа коммутатора, первый и второй выходы которого подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, выход переноса вычитания которого подключен к входу установки "О" реверсивного счетчика, выход -го разряда которого подключен к .1-му входу элемента И и входу i -ro разряда информационного входа блока памяти, информационный выход которого подключен к информационному входу реверсивного счетчика, установочный вход которого подключен к третьему выходу распределителя импульсов, четвертый выход . которого подключен к информационному входу коммутатора, вход второго разряда управляющего входа которого подключен к выходу элемента РАВНОЗНАЧНОСТЬ, С-входы первого и второго

3- триггеров подключены к выходу переноса счетчика команд, информационный выход которого подключен к информационному входу регистра, информационный выход которого является информационным выходом дискриминатора, а 3 -вход первого 3) -триггера является входом логической "1" дискриминатора.

1 11071

Изобретение относится к вычислительной технике и приборостроению и может быть использовано в àïïàратуре корреляционного анализа и в приборах для измерения скоростИ расхода различных сред.

Известны корреляционные дискриминаторы времени транспортного запаздывания (ВТЗ), осуществляющие поиск ВТЗ путем нахождения абсциссы максимума взаимокорреляционной функции (1 j.

Наиболее близким по технической сущности к предлагаемому являетея корреляционный дискриминатор

ВТЗ, содержащий элемент РАВНОЗНАЧНОСТЬ, первый и второй входы которого подключены к информационным выходам с ответственно первого и второго блоков задержки, информацион20 ные входы которых подключены к выходам соответственно первого и второго формирователей знака, входы которых являются соответственно пер. вым и вторым информационными входа25 ми дискриминатора, генератор тактовых импульсов, выход которого подключен к входу распределителя импульсов, первый и второй выходы которого подключены соответственно к входу записи блока памяти и счетному входу счетчика команд, информационный выход которого подключен к управляющим входам первого и второго блоков задержки и адресному входу блока памяти (2). 35

Недостатком известного дискриминатора является малое количество задержек, в которых определяется величина взаимокорреляционной функции (ВКФ), что в свою очередь оп- 40 ределяет низкую точность измерения ВТЗ. Упомянутый недостаток обусловлен сравнительно низким быстродействием существующих микропроцессоров. Количество задержек, 45 при которых определяется ВКФ в этом дискриминаторе при использовании .стандартного восьмиразрядного микропроцессора, раЖо 256, что недоста.точно, например, для измерения скорости в широком диапазоне ее изменения. Увеличить количество задержек в таком дискриминаторе можно лишь за счет увеличения разрядности микропроцессоров, так как эта раз- 55 рядность пропорциональна количеству задержек. Однако требуемое увеличение (приблизительно на пор>щок) призо 2 ведет к черезмерному усложнению дискриминаторара .

Цель изобретения - повышени: точности .

Поставленная цель достигается тем, что в корреляционный дискриминатор времени транспортного запаздывания, содержащйй элемент РАВНОЗНАЧНОСТЬ, первый и второй входы которого подключены к информационным выходам соответственно первого и второго блоков задержки, информационные входы которых подключены к выходам соответственно первого и второго формирователей знака, входы которых являются соответственно первым и вторым информационными входами дискриминатора, генератор тактовых импульсов, выход которого подключен к входу распределителя импульсов, первый и второй выходы которого подключены соответственно к входу записи блока памяти и счетному. входу счетчика команд, информационный выход которого подключен к управляющим входам первого и второго блоков задержки и к адресному входу блока памяти, введены коммутатор, реверсивный счетчик, регистр, первый и второй Э -триггеры и элемент И, выход которого подключен к входу записи регистра и 12 -входу первого

3)-триггера, выход которого подключен к 3 -входу второго 3 -триггера, выход которого подключен к входу первого разряда управляющего входа коммутатора, первый и второй выходы которого подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, выход переноса вычитания которого подключен к входу установки "О" реверсивного счетчика, выход i --ro разряда которого подключен к 1-му входу элемента И и входу l--го разряда информационного входа блока памяти, информационный выход которого подключен к информационному входу реверсивного счетчика, установочный вход которого подключен к третьему выходу распределителя импульсов, четвертый выход которого подключен к информационному входу коммутатора, вход второго разряда управляющего входа которого подключен к выходу элемента РАВНОЗНАЧНОСТЬ, С-входы первого и второго 3 -триггеров подключены к выходу переноса счетчика команд, информационный выход

11071

3 которого подключен к информационному входу регистра, информационный выход которого являетсг информационным выходом дискриминатора, а 1) -вход первого 17 -триггера является входом логической "1" дискриминатора.

На фиг,1 приведена структурная схема корреляционного дискриминатора BT3, на фиг.2 — структурная схе- !О ма блока управления.

Дискриминатор содержит два формирователя 1 и 2 знака, два блока

3 и 4 (управляемой) задержки, регистр 5, счетчик 6 команд, блок 7 управления, генератор 8 тактовых импульсов, элемент РАВНОЗНАЧНОСТЬ 9, коммутатор 10, распределитель 11 импульсов, реверсивный счетчик 12, блок 13 памяти и элемент И 14. Вы- 2О ход 15 счетчика 6 команд подается на управляющие входы 16 и 17 блоков

3 и 4 задержки, а также на информационный вход 18 регистра 5 и на адресный вход 19 блока 13 памяти.Вхо- 25 ды 20 и 21 формирователей 1 и 2 знака являются входами дискриминатора, выходы этих формирователей соединены с информационными входами 22 и 23 блоков 3 и 4 задержки, выходы кото- 30 рых являются входами элемента

РАВНОЗНАЧНОСТЬ 9. Выход генератора 8 соединен с входом распределителя 11 импульсов. Выходы 24-26 этого распределителя соединены соответственно с информационным входом 27 коммутатора

10 установочным вхоДЬм 28 реверсивного счетчика 12, входом 29 записи блока 13 памяти. Выход 30

"Перенос вычитания" реверсивного

40 счетчика 12 соединен с входом 31 установки нуля этого же счетчика,а его счетные входы 32 и 33 соединены с выходами коммутатора 10. Выходы 34 реверсивного счетчика 12 соединены с входом элемента И 14 и с информационными входами 35 блока 13 памяти, выход которого соединен с информативными входами 36 реверсивного счетчика 12. Выход элемента И

14 соединен с входом 37 записи регистра 5. Выход 38 переноса счетчика команд соединен с входом 39 блока 7 управления, выход которого соединен с одним управляющим входом

40 коммутатора 10. Выходом ди кри$$ минатора является выход 41 регистра 5. Выход 42 распределителя 11 импульсов соединен с входом счетчика

Зо

6 команд, а выход элемента РАВНОЗНАЧНОСТЬ 9 " с другим управляющим входом 43 коммутатора 10.

Блок управления дискриминатора (фиг.2) выполнен в виде двух последовательно соединенных ) -триггеров 44 и 45, причем Р -вход триггера 44 соединен с выходом элемента И

14 дискриминатора, объединенные

С-входы 39 обоих триггеров 44 и 45 соединены с выходом переноса счетчика команд дискриминатора, 3 -вход триггера 44 соединен с источником напряжения логической "1", а выход тригге- ра 45 соединен с вторым управляющим входом селектора дискриминатора.

Дискриминатор работает следующим образом.

При работе дискриминатора аналоговые случайные сигналы на входах дискриминатора, т.е. на входах 20 и 21 формирователей 1 и 2 знаков, усредняются в этих формирователях и на их выходах образуется .сигнал, равный логической " 1", если аналоговый сигнал на входе больше среднего значения,либо равный логическому "О", если сигнал меньше среднего значения. Блоки 3 и 4 задержки задерживают приходящие из формирователей и 2 сигналы так, что на выходе одного из блоков, например блока

3, образуется сигнал, задержанный по отношению к сигналу на выходе блока 4 на время . = В, где — число в счетчике команд (0 <

Сигналы с выходов блоков 3 и 4 задержки подаются на входы элемента РАВНОЗНАЧНОСТЬ 9, на выходе которого образуется логическая "1", если эти сигналы совпали, или логический "0", если они не совпали.

Сигнал с выхода элемента РАВНОЗНАЧНОСТЬ 9 подается на один управляющий вход 43 коммутатора 10, который пропускает импульсы, поступающие на его информационный вход 27 с выхода

24 распределителя 11, на счетный вход 32 сложения реверсивного счетчика 12 только в том случае, когда сигналы на обоих управляющих входах 43 и 40 коммутатора 10 равны логической "1". Если оба эти сигналы

5 11071 равны логическому "0", то импульсы. с выхода 24 распределителя 11 поступают на счетный вход 33 вычитания реверсивного счетчика 12. Во всех ,других случаях импульсы на сФ тные входы 32 и 33 реверсивного„счетчика

12 не проходят. Таким образом, в >"> такте (когда в счетчике 6 команд записано число и ) в реверсивном счетчике 12 происходит увеличение его содержимого на единицу, если на управляющем входе 40 коммутатора

10 есть состояние логической "1", а входные сигналы, задержанные по отношению друг к другу на время

7= 1>5, совпадают . Если же на управляющем входе 40 коммутатора 10 существует состояние логического

"0", то,. реверсивном счетчике 12 происходит уменьшение его содержимого на единицу при условии, что входные сигналы, задержанные по отношению друг к другу на время =1й,не совпадают. Состояние на управляющем входе 40 коммутатора 10 совпадает с состоянием на выходе блока 7 управления. На вход 39 этого блока, т.е. на объединенные

С-входы триггеров 44 и 45 (фиг.2), подается импульс с выхода 38 переноса счетчика 6 команд. Эти импульсы устанавливают выход триггера 45, т.е. выход блока управления, в то состояние, в котором перед приходом импульса "Перенос" находился триггер

44 . Этим же импульсом триггер 44

35 устанавливается в состояние логической "1". В свою очередь перед приходом импульса "Перенос" триггер

44 может находиться в состоянии ло40 гического "0" только после прихода на R -вход триггера 44, т.е. на другой вход блока управления,импульса с элемента И 14. Таким образом, состояние логического "0" на управляющем входе 40 коммутатора

10 образуется лишь после поступления на вход 39 блока 7 управления импульса с выхода 38 переноса счетчика 6 команд только <после поступления импульса с элемента И 14, который образуется, если число на входе в этот элемент равно некоторому числу N. Блок 13 памяти состоит из ячеек, в каждую иэ которых может быть записано число от нуля до N.

Такой блок памяти может быть реализован, например, в виде ОЗУ,содержащего K слов каждое не менее,чем

30 Ь

Cog, N, Так как адресные входы

19 блока 13 памяти соединены с выходами 15 счетчика 6 команд, т; в такте возможно лишь обращение к i-й ячейке этого блока.

Для простоты можно считать,что в начале работы дискриминатора во всех ячейках нФсопителя записан ноль.

При этом на управляющем входе 40 коммутатора 10 существует состояние логической "1", т.е. дискриминатор работает в режиме "Сложение совпадений". В начале такта импульс с выхода 42 распределителя 11 импульсов поступает на вход счетчика 6 команд, в котором устанавливается код числа i > затем с выхода 25 распределителя 11 поступает импульс на установочный вход 28 реверсивного счетчика 12, при этом содержимое

- -й ячейки блока 13 памяти вписывается в реверсивный счетчик 12.

Далее импульс с выхода 24 распределителя 11 в случае совпадения задержанных на =ia сигналов через коммутатор 10 проходит на вход 32 сложения реверсивного счетчика 12.

В конце i -ro такта импульс с выхода 26 распределителя 11 поступает на вход 29 записи блока 13 памяти и происходит запись нового числа из реверсивного счетчика 12 в ту же -ю ячейку блока 13 памяти. Таким образом, за каждый цикл перебора всех чисел в счетчике 6 команд от 0 до К содержимое каждой

i-й ячейки будет увеличиваться на единицу, если исходные сигналы, задержанные по отношению друг к другу на время i =i d, совпадают. Циклы в режиме "Сложение совпадений" будут следовать друг за другом, пока хотя бы в одной j ячейке не образуется число равное И, после чего по импульсу с элемента И 14 в следующем цикле блок 7 управления переведет управляющий вход 40 коммутатора 10 в состояние логического

"0". При этом дискриминатор перейдет в режим "Вычитание несовпадений", а в регистр 5 будет вписано число j В этом режиме содержимое каждой 1 -й ячейки уменьшится на 1, если исходные сигналы, задержанные по отношению друг к другу на время

Т = 1 Ь, не совпадают. Укаэанный ре- ° жим будет продолжаться до тех пор, пока числа во всех ячейках не станут меньше N, после чего дискриминатор

7 перейдет в режим Сложение совпадений и т.п.

110713 сJ О

В течение длительной работы дискриминатора в его блоке 13 памяти могли бы образоваться и отрицательные числа. Однако вместо них в соответствующую ячейку блока памяти вписывается число ноль, так как при образовании отрицательного числа на выходе 30 Перенос вычитания" реверсивного счетчика 12 образуется импульс, который, попадая на вход 31 этого счетчика, устанавливает его в ноль и этот ноль вписывается в блок памяти.

Из описанного принципа работы дискриминатора следует, что с. к,орость увеличения числа в Cs и ячейке равна частоте совпадений знаков исходных сигналов, один из которых задержан по отношению к другому на время

Г=тЛ,а скорость уменьшения равн- частоте несовпадений этих сигналов. Но в среднем частота совпадений и несовпадений пропорциональна их Вероятности. Известно, что вероятность совпадений тем больше, а вероятность несовпадений тем меньше, чем Гыше величина знаковой ВКФ. Отсюда следует, что максимальным будет число в той ячейке, номер которой определяет задержку 8= т д, при ко— торой ВКФ достигает максимума.

Максимально возможное число в накопителе равно Я, при дости;т:енин которого на выходе дискримин тора в регистре образуется код I ячейки, определяющий ВТЗ, равное б =jЛ- ..,, В данном дискриминаторе вы оное быстродействие достигается за чет использования вместо микропроцессора реверсивного счетчика, бь: тродействие которого на порядок выше.

Так, например, в случае использ"вания ТТ-технологии быстродействие счетчиков приближенно равно 10 МГц, а эффективное быстродействие микропроцессоров, учитывая, что каждая операция в них выполняется в результате нескольких микрокоманд, не превышает 1 МГц. Учитывая, что быстродействие определяет количество задержек, в которых в режиме реального времени определяется значение

ВКФ,предлагаемый дискриминатор позволяет значительно (ДО нескольких тысяч) повысить количество этих точек, а следовательно,и точность чз0 8 мерения. При этом повышение точности достигается за счет использования меньшего количества и более простых элементов, чем при применении то -т НО ВЫ ОНУЮ С II0PCÑT Ь ОТКЛИ изменение ВТЗ, г.е. обладает тот?нО вь соким бь?стрОдействием ка на

ДОСTÉ,1е, т вительно, если представить, блок памяти ОписываемоГО дис лат ора ".àïèñûâàëèñü бы все меньше или равные тт1, в том и отоицатк,нные, то в ячейках о бесконечного блока памяти в ттЗО В криши тт i

-и;сле таког те ение всего Времени работы дис—..ри:-.1ит-.=: тора =. мо:-.ента его включения

o5p=3 :::. .::ась бы н:-котор я последова-. "I c : т:= и б Ол ь шп х ч е м вь. е з:теча:тпе ВКФ IIpI". задержке соответ с" вуют1-;ей номеру данной ".-«.",èêII: Очевидно, что при неиз. .:=-нной ВК последовательность .-.с сл в Оеальном блске памяти отличается ст Описанной лишь тем, что в..есто ОTpèïàòå÷üíLII чисел в его ячейках будет вписан ноль. Положительные же числа в районе максимума

ВКФ Оудут совпадать. Гчедовательно, в том и другом случаях будут совпадать и номера ячеек т, определяют*х ВТЗ, равное 0 =;й.

При неизменной ВТ3 время интегРИРОваНИЯ ПтРРЦЛагаЕМОГО ДИСКРИМИнатора может практически равняться врем"=.í÷, в течение которого ВТЗ оставалось неизмеhHM"; Очевидно, что точность дискриминации ВТЗ при этом максимальна. С другой стороны,так как максимально возможное число N в блоке памяти конечно, то конечно при изменении ВЕФ и время полного заполнения новой ячейки с номером, соответствующим максимуму изменной

ВКФ. Это время, определяющее быстродействие дискриминатора, при прочих

Мнт.-РОПРОЦЕССОРа, таК КаК В ПОСЛЕДНЕМ случае в состав микропроцессорноГО набора должны ВХОДить ДО полнительные элементы, такие как блок микропрограммного управления, различные буферные регистры и т.д.

Б:, †;.и чие От тех известных дискри..::инаторов, в которых поиск ВТЗ прoI=.ñ=;=,,SHIIT путем перебора значений ВКФ при всех задержках, где эта ВКФ определяется, предлагаемый дискриминатор обеспечивает высокую (не хуже 0,17) статистическую

-Ч:; -.;. г-:,.,; =.,(;;ЕП «Нттт» ПЗтт УСТ ЗНОВИВШЕМ ся ВТ т тстРИ этот пт т-ет конечную

1107130

Фси. 1 лжив фиг. 2

ЗИШПН Заказ 5760/34 Тираи 699 Подписное

Фалваа ЯШ "Патеат", г.Уигород, ул.Проектная, 4 равных условиях зависит от числа N, которое всегда может быть выбрано в зависимости от требований к быстродействию дискриминатора.

Применение изобретения позволит увеличить точность измерения, расширить диапазон измеряемого времени транспортной задержки и упростить конструкцию дискриминатора.

Использование данного дискриминатора в качестве одной из составных частей вторичного преобразователя расходо" мера жидкости позволит обеспечить

5 выс окую точность при неизменных или малоизменяющихся режимах течения и быструю выдачу сигнала на резком изменении расхода в аварийных ситуациях.