Цифровой функциональный преобразователь

Цифровой функциональный преобразователь

Иллюстрации

Показать все

Реферат

 

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий три регистра , два реверсивных счетчика, сумматор, блок памяти, два коммутатора и блок управления, причем входы первого и второго аргументов преобразователя соединены с информационными входами составляющих реверсивных счетчиков, выходы которых соединены с адресным входом блока памяти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора , выход которого подключен к выходу преобразователя, отличающийся тем, что, с целью увеличения быстродействия и расширения класса решаемых задач за счет дополнительной возможности вычисления значений функций, первые частные производные которых превышают единицу, в него введены первый и второй дополнительные регистры,, первый и второй .преобразователи прямого кода в дополнительньш и умножитель, первый и второй входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножителя соединен с вторым информационным входом сумматора, выход которого подключен к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго регистра , выходы второго и третьего дополнительных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразоi вателей прямого кода в дополнитель- . ньй, выходы которых соединены соотСП ветственно с третьим и четвертым информационными входами .второго коммутатора , информационнее входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управления содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки , фо рмирователь импульсов, триггер 00 и регистр сдвига, подключенный прямым О) выходом первого разряда к первым входам первого, второго и третьего элементов Ник первым входам первого и второго элементов ИЛИ, инверсный выход первого разряда регистра сдвига соединен с первыми входами элементов И. с четвертого по шестой, прямой выход второго разряда регистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторьп м входа

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

09) (И) 3(59 G 06 F. 15/353

OflHCAHHE ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3545073/18-24 (22) 14.01.83 (46) 07.08.84. Бюл. № 29 (72) С.В ° Казинов и В.А.Цикалов (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР по заявке ¹ 3357716/ 18-24, кл. С 06 F 7/26, 1981.

2 ° Авторское свидетельство СССР № 942040, кл. С 06 F 15/353, 1980 (прототип). (54) (57) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ

ПРЕОБРАЗОВАТЕЛЬ, содержащий три ре4 гистра, два реверсивных счетчика, сумматор, блок памяти, два коммутатора и блок управления, причем входы первого и второго аргументов преобразователя соединены с информационными входами составляющих реверсивных счетчиков, выходы которых соединены с адресным входом блока памяти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора, выход которого подключен к выходу преобразователя, о т л и ч аю шийся тем, что, с целью увели- чения быстродействия и расширения класса решаемых задач за счет дополнительной возможности вычисления значений функций, первые частные произ-. водные которых превышают единицу, в него введены первый и второй дополнительные регистры,,первый и второй ппеобразоэатели прямого кода в дополнительный и умножитель, первый и второй входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножителя соединен с вторым информационным входом сумматора, выход которого подключен к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго регистра, выходы второго и третьего дополнительных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразователей прямого кода в дополнительный, выходы которых соединены соответственно с третьим и четвертым информационными входами .второго коммутатора, информационнь1е входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управления содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент НЕ, восемь одновибраторов, два элемента задержки, формирователь импульсов, триггер и регистр сдвига, подключенный прямым выходом первого разряда к первым входам первого, второго и третьего элементов И и к первым входам первого и второго элементов ИЛИ, инверсный выход первого разряда регистра сдвига а соединен с первыми входами элементов И с четвертого по шестой, прямой выход второго разряда регистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторыми входа1 О».З6 ми первого и второго элементов ИЛИ, инверсный выход второго разряда регистра сдвига соединен с первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, пря" мой выход третьего разряда сдвигового регистра соединен с вторыми, входами второго и восьмого элементов И и третьим входом второго элемента ИЛИ, инверсный выход третьего разряда соединен с вторыми входами девятого и седь. мого элементов И и с информационным входом регистра сдвига, тактирующий вход которого соединен с входом элемента НЕ и выходом третьего элемента ИЛИ„ подключенного первым входом к выходу девятого элемента И, второй вход третьего элемента ИЛИ соединен с входами разрешения записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора, вход которого соединен с выходом десятого элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразователя, второй вход десятого элемента И соединен с входом тактовых импульсов преобразователя и входом первого элемента задержки, выход которого соединен с входом установки в единицу триггера, вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемента И, первый вход которого соединен с выходом пятого элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И соединен с первыми входами элементов И с двенадцатого по четырнадцатый и через второй элемент задержки с управляющим входом сумматора и выходом пятого элемента ИЛИ, первый вход которого соединен с выходом пятнадцатого элемента И, первый вход которого соединен с прямым выходом второго одновибратора, второй вход пятнадцатого элемента И соединен с инверсным выходом третьего одновибратора, вход которого подключен к входу второго одновибратора И выходу шестнадцатого элемента И, первый вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого элемента И соединен с выходом элемента НЕ, входом четвертого одновибратора и первым входом семнадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, выход семнадцатого элемента И соединен с входами одновибраторов с пятого го восьмой, второй вход пятого элемента ИЛИ соединен с выходом восемнадцатого элемента И, первый и второй входы которого соединены с прямым выходом пятого одновибратора и инверсным выходом шестого одновибратора, прямой выход седьмого одновибратора соединен с первым входом девятнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первым входом двадцатого элемента И, второй вход и выход которого соединены соответственно с выходом восьмого одновибратора и входом вычитания реверсивных счетчиков, второй вход девятого элемента И подключен к выходу второго элемента ИЛИ, выход второго элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого эпементов ИЛИ, вторые входы которых соединены с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с выходом третьего элемента И и первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первым входом двадцать второго элемента И и вторым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первым входом двадцать третьего элемента И, второй вход которого соединен с прямым выходом четвертого одновибратора, вторыми входами двадцать первого и двадцать второго элементов И и первым входом двадцать четвертого элемента И, выход которого соединен с входом установки в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, выходы двадцать третьего и двадцать первого элементов И соединены с входами суммирования соответственно первого и второго реверсивных счетчиков, выхсЧ двадцать второго

1107136 элемента И соединен с управляющим ,входом блока памяти, выходы двадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управляющими входами соответственно с первого по третий регистров и первого дополнительного регистра, выИзобретение относится к автоматике и вычислительной технике. . Известен функциональный преобразователь, содержащий группу входных преобразователей, блок памяти, блок управления, формирователь интерполирующих функций, регистры, умножители и сумматор 1J°.

Недостатками функционального преобразователя являются сложность технической реализации из-за использования большого количества умножителей и пониженная точность преобразования из-эа использования при вычислениях промежуточного представления сигналов в аналоговой форме.

Наиболее близким по технической сущности к предлагаемому является цифровой функциональный преобразователь многих. переменных, содержащий коммутаторы, группу из р реверсивных счетчиков (где A — количество независимых переменных), подключенных установочными входами к шинам ввода соответствующих переменных, входами управления установкой кода — к первому выходу блока управления, суммирующими входами — к соответствующим выходам первой группы выходов блока управления, вычитающими входами к соответствующим выходам второй группы выходов блока управления, а выходами — к адресным входам блока памяти, соединенного управляющим входом с вторым выходом блока управления, а выходом — с информационным входом первого регистра, подключенного выходом к первому информационному входу первого коммутатора, соединенного вторым информационным входом с выходом второго регистра, причем выход третьего регистра подключен к первому входу сумматора, выход котоходы восьмого элемента KIIH и первого, восьмого и пятого элементов И соединены с управляющими входами второго коммутатора, выходы первого элемента ИЛИ и шестого элемента И соединены с управляющими входами первого коммутатора. рого является выходом цифрового функционального преобразователя многих переменных, а управляющие входы регистров соединены с соответствующими

5 выходами третьей группы выходов блока управления, подключенного третьим выходом к управляющему входу сумматора, соединенного вторым входом с выходом блока памяти и с информаци10 онным входом второго регистра, а выходом — с информационным входом блока памяти, причем выход переполнения каждого i — го (1 Ь) реверсивного счетчика подключен к счетному

15 входу (i+1)-ro реверсивного счетчика, а выход И -го реверсивного счетчика соединен с управляющими входами первого коммутатора и второго коммутатора, подключенного информационными

20 входами и выходами первого и второго регистров, а выходы коммутаторов соединены с входами блока комбинационного суммирования, подключенного выходом к информационному входу третьего регистра С23.

Недостатками известного устройства являются ограниченность класса воспроизводных функций из-за невозможности воспроизведения функций, 30 первые частные производные которых превышают единицу, и пониженное

;быстродействие иэ-за формирований функции внутри каждой подобласти аппроксимации путем последовательного построчного интегрирования уэловых значений первых производных.

Цель изобретения — увеличение быстродействия и расширение класса решаемых задач за счет дополнительной

4Q возможности вычисления значений функций, первые частные производные которых превышают единицу.

Поставленная цель достигается тем, что в цифровой Функциональн» й

1107136

15

30

45

50 преобразователь, содержащий три регистра, два реверсивных счетчика, сумматор, блок памяти, два коммутатора и блок управления, причем входы первого и второго аргументов преобразователя соединены с информационными входами соответствующих реверсивных счетчиков, выходы которых соединены с адресным входом блока памяти, выход которого соединен с информационным входом первого регистра, выход которого подключен к первому информационному входу первого коммутатора, второй информационный вход которого соединен с выходом второго регистра, выход третьего регистра соединен с первым информационным входом сумматора, выход которого подключен к выходу преобразователя, дополнительно введены первый и второй дополнительные регистры, первый и второй преобразователи прямого кода в дополнительный и умножитель, первый и второй входы которого соединены с выходами соответственно первого и второго коммутаторов, выход умножителя соединен с вторым информационным входом сумматора, выход которого подключен . к информационным входам третьего регистра и первого дополнительного регистра, выход которого соединен с информационным входом второго регистра, выходы второго и третьего дополнительных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора и входами соответствующих преобразователей прямого кода в дополнительный, выходы которых соединены соответственно с третьим и четвертым информационными входами второго коммутатора, информационные входы второго и третьего дополнительных регистров соединены с входами соответственно первого и второго аргументов, причем блок управления содержит двадцать четыре элемента И, восемь элементов ИЛИ, элемент

НЕ, восемь одновибраторов, два элемента задержки, формирователь импульсов, триггер и регистр сдвига, подключенный прямым выходом первого разряда к первым входам первого, второго и третьего элементов И и к первым входам первого и второго элементов ИЛИ инверсный выход лервого разряда регистра сдвига соединен с первыми входами элементов И с четвертого по шестой, прямой выход второго разряда регистра сдвига соединен с первым входом седьмого элемента И, вторым входом первого и четвертого элементов И и с вторыми входами первого и второго элементов ИЛИ, инверсный выход второго разряда регистра сдвига соединен с

I первым входом восьмого элемента И и вторыми входами третьего и шестого элементов И, прямой вь|ход третьего разряда сдвигового регистра соединен с вторыми входами второго и восьмого элементов И и третьим входом второго элемента ИЛИ, инверсный выход третьего разряда соединен с вторыми входами девятого и седьмого элементов И и с информационным входом регистра сдвига, тактирующий вход которого соединен с вхоДом элемента НЕ и выходом третьего элемента ИЛИ, подключенного первым входом к выходу девятого элемента И, второй вход третьего элемента ИЛИ соединен с входами разрешения записи первого и второго реверсивных счетчиков и второго и третьего дополнительных регистров и с выходом первого одновибратора, вход которого соединен с выходом десятого элемента И, первый вход которого соединен с инверсным выходом триггера и выходом сигнала готовности преобразователя, второй вход десятого элемента И соединен с входом тактовых импульсов преобразователя и входом первого элемента задержки,. выход которого соединен с входом установки в единицу триггера, вход установки в ноль которого соединен через формирователь импульсов с выходом одиннадцатого элемен -. та И, первый вход которого соединен с выходом пятого элемента И и первым входом четвертого элемента ИЛИ, второй вход одиннадцатого элемента И соединен с первыми входамн элементов И с двенадцатого по четырнадцатый и через второй элемент задержки с управляющим входом сумматора и выходом пятого элемента ИЛИ, первый вход которого соединен с выходом пятнадцатого элемента И, первый вход котороro соединен с прямым выходом второго одновибратора, второй вход пятнадца- . того элемента И соединен с инверсный выходом третьего одновибратора, вход которого подключен к входу второго одновибратора и выходу шестнадцатого элемента И, первый вход которого соединен с выходом шестого элемента И, второй вход шестнадцатого эле1107! 36 мента И соединен с выходом элеме»та НЕ, входом четвертого однова братора и первым вхоцом семнадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, выход семнадцатого элемента И соединен с входами одновибраторов с пятого по восьмой, второй вход пятого элемента ИЛИ соединен с выходом восемнадцатого элемента И, первый и второй входы которого соединены с прямым выходом пятого одновибратора и инверсным выходом шестого одновибратора, прямой выход седьмого одновибратора соединен с первым входом 15 девятнадцатого элемента И, второй вход которого соединен с инверсным выходом четвертого одновибратора и первым входом двадцатого элемента И, второй вход и выход которого соеди- 20 нен соответственно с выходом восьмого одновибратора и входом вычитания реверсивных счетчиков, второй вход девятого элемента И подключен к выходу второго элемента ИЛИ, выход вто- 25 рого элемента И соединен с первым входом двадцать первого элемента И и первыми входами шестого и седьмого элементов ИЛИ, вторые входы которых соединены с выходом восьмого элемен- Зп та И, выход шестого элемента ИЛИ соединен с вторым входом двенадцатого элемента И, третий вход седьмого элемента ИЛИ соединен с выходом третьего элемента И и первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первым входом двадцать второго элемента И и вторым входом четвертого элемента ИЛИ, выход кото- 4О рого соединен с вторым входом четырнадцатого элемента И, третий вход восьмого элемента ИЛИ соединен с выходом седьмого элемента И и первым входом двадцать третьего элемента И, второй вход которого соединен с прямым выходом четвертого одновибратора, вторыми входами двадцать первого и двадцать второго элементов И и первым входом двадцать четвертого элемента И, выход которого соединен с входом установки в ноль третьего регистра, второй вход двадцать четвертого элемента И соединен с выходом седьмого элемента ИЛИ и вторым входом тринадцатого элемента И, выходы двадцать третьего и двадцать первого элемен-. тов И соединены с входами суммирования соответственно первого и второго реверсивных счетчиков, выход двадцать второго элемента И соединен с управляющим входом блока памяти, выходы двадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены с управляющими входами соответственно с первого по третий регистров и первого дополнительного. регистра, выходы восьмого элемента ИЛИ и перво— го, восьмого и пятого элементов И соединены с управляющими входами вто.— рого коммутатора, выходы первого элемента ИЛИ и шестого элемента И соединены с управляющими входами первого коммутатора.

На фиг.1 приведена блок-схема преобразователя; »а фиг.2 — конструкция блока управления.

Цифровой функцио»альный преобразователь содержит реверсивные счетчики

1, входы 2 аргументов, входы 3 разрешения записи счетчиков 1, блок 4 управления, входы 5 и 6 соответственно суммирования и вычитания счетчиков .1, блок 7 памяти, вход 8 управления блоком 7 памяти, регистр 9, коммутатор 10, регистры 11 и 12, сумматор

13, умножитель 14, коммутатор 15, управляющий вход 16, дополнительный регистр 17, вход 18 обнуления и управляющий вход 19, дополнительные регистры 20, управляющие входы 21 и

22 коммутаторов 15 и 10, преобразователи 23 прямого кода в дополнительньп .

Блок управления содержит элементы И 24-46, элементы ИЛИ 47 — 54, элемент НЕ 55, одновибраторы 56-63, элементы 64 и 65 задержки, формирователь 66 импульсов, триггер 67, регистр 68 сдвига, выход 69 сигнала готовности, тактовый вход 70 и элемент И 71.

Цифровой функциональный преобразователь может производить вычисления значений функций двух переменных, но, учитывая сущность построения структуры преобразования для двух и более переменных, рассмотрим работу преобразования для общего случая.

Цифровой функциональный преобразователь работает следующим образом.

Исходная функция

1107136 началом работы записываются в блок 7 памяти. Каждый цикл работы преобраи- зователя состоит из ы= 2 тактов

1.О и начинается со считывания по шинам

2 (фиг.1) кодов переменных в ревер- 5 сивные счтечики 1 и регистры 20.

При этом старшие разряды кодов переменных, определяющие узлы .подобластей аппроксимации, считываются в реверсивные счетчики 1, а младшие разряды кодов переменных, определяющие приращения переменных внутри подобластей аппроксимации, считываются в регистры 20. Выполняется первая группа из 2 тактов, в каждом из которых из блока 7 памяти в регистр

9 считывается ордината одного из узлов подобласти аппроксимации, умножается в умножителе 14 на значение приращения первой переменной в прямом 2Р или дополнительном коде, выбираемое с помощью коммутатора Т5. Результат перемножения суммируется в сумматоре

13 с содержимым регистра 12 и записывается в один из регистров 11, 12 или

17. При этом переход от одного к другому узлам аппроксимации для выборки из блока 7 памяти ординат этих узлов осуществляется в каждом такте путем добавления или вычитания единицы зр младшего разряда в одном из реверсивных счетчиков 1. По окончании первой группы тактов выполняются последующие группы из 2, 2 и т.д. тактов, в каждой из которых значения приращений в прямом или дополнительном коде одной из остальных переменных умножаются на результаты вычислений по предыдущей группе тактов. . По окончании последней группы из двух 4р тактов, в которых два результата вычислений по предпоследней группе тактов умножаются на значение приращения последней переменной в прямом и дополнительном коде и суммируются полученные произведения, результат суммирования, являющийся вычисленным значением функции 0(4,Х,...,Х ),считывается на выход функционального преобразователя. Далее описанный цикл р функционального преобразования повторяется для новых значений переменных.

Рассмотрим подробнее работу устройства для случая выполнения функционального преобразования по двум переменным 9().>

В исходном состоянии обнулены. сумматор 13, а также триггер 67 и регистр 68 сдвига блока 4 управления (цепи приведения в исходное состояние не показаны). С приходом на шину

70 (фиг.2) импульса запуска синхронизирующей частоты и началом первого такта работы этот импульс проходит через открытый элемент И 32 на вход одновибратора. 56 и одновременно с этим поступает на вход элемента 64 задержки. Одновибратор 56 по положительному фронту входного сигнала формирует импульс, поступающий через выход 3 блока 4 управления на входы управления установкой кода реверсивных счетчиков 1 и регистров 20. Старшие и младшие разряды входных переменных х4 и х считываются в счетчики

1 и регистры 20 соответственно ° По истечении времени задержки импульс с выхода элемента 64 задержки устанавливает триггер 67 в единичное состояние, запирающее элемент И 32 и препятствующее повторному запуску устройства до окончания цикла функционального преобразования. Выходной импульс одновибратора 56.через элемент ИЛИ 49 поступает на вход элемента НЕ 55 и на тактирующий вход регистра 68 сдвига. По заднему фронту этого импульса, соответствующему окончанию записи информации в счетчики 1 и регистры 20, в регистре 68 (выполненном по схеме о перекрестной связью на триггерах 1) -типа) формируется единичный сигнал на прямом выходе первого разряда, отпирающий элемент И 25 и элементы ИЛИ 47, 48, 53 и 54. Сигнал с выхода элемента ИЛИ 47 поступает на управляющий вход коммутатора 10, подключая выход регистра 9 к входу умножителя 14.

Сигнал с выхода элемента ИЛИ 54 поступает на управляющий вход коммутатора 15, подключая выход дополнительного кода первого из регистров 2 к второму входу умножителя 14 ° Задний фронт импульса одновибратора 56, инвертированный элементом НЕ 55, запускает одновибратор 59 и через элемент И 39, открытый сигналом с выхода элемента ИЛИ 47, запускает одновибраторы 60-63. Импульс с прямого выхода одновибратора 59 через элемент И 46, открытый сигналом с выхода элемента ИЛИ 53, и выход 18 блока управления поступает на вход обнуления регистра 12, а импульс с инверсного выхода одновибратора 59 блоки1107136

10 рует прохождение импульсов с выходов. одновибраторов 62 и 63 на время об нуления регистра 12. По окончании обнуления регистра 12 импульсы с выходов одновибраторов 62 и 63 поступают на управляющие входы регистра 9 и блока 7 памяти соответственно. Сигналом "Выборка кристалла" с выхода элемента И 42 блок 7 памяти, на шину выбора режима Чтение-.запись кото - 10 рого подан потенциал "Чтение" (не показано), осуществляет выборку данных по адресу, соответствующему значениям выходных кодов счетчиков 1.

Сигналом с выхода элемента И 41 осу- 15 ществляется запись этих данных в регистр 9. Поскольку в блоке 7 памяти записаны нормированные значения

С11 ординат аппроксимирующего сплайна $(X1, Y ) для узловых точек (х „,х ) 20 подобластей аппроксимации

25 где (х" -х ) и (хз+ -x> ) — шаг разл z. к биения области аппроксимации по первой и второй переменным соответственно, Ррл, Ю2 — число шагов разбиения по соответствующей переменной, 30 а коды старших разрядов переменных хл и х, считанные в реверсивные счетчики 1, определяют адрес первого (начального) узла текущей подобласти аппроксимации, например, с координатами (х"„, х 1), то в регистр

9 будет считано значение ординаты

С>л для этого первого узла. Умножитель 14 выполняет умножение ординаты

С„-, поступающей на его вход с выхо- 40 да регистра 9, на значение дополнительного кода приращения первой переменной внутри данной подобласти аппроксимации, т.е. на код (х„ -хл) с выхода первого из регистров 20.

Сформированное произведение суммируется с нулевым кодом регистра 12 и фиксируется на выходе сумматора 13.

Для этого на управляющий вход сумматора 13 с выхода элемента ИЛИ 51 подается импульс, сформированный с помощью одновибраторов 60 и 61 и элемента И 40. Передний фронт этого импульса появляется на выходе элемента ИЛИ 51 после установления кода произведения на выходе умножителя 14. и его суммирования в сумматоре 13 с кодом регистра 12, а длительность импульса определяется временем фиксации (записи) кода суммы на выходе сумматора 13. После фиксации результата на выходе сумматора 13 импульс с выхода элемента 65 задержки проходит через элемент И 35, открытый сигналом с выхода элемента ИЛИ 53, на управляющий вход регистра 12. В регистр 12 переписывается значение выходного сумматора 13 равное

Второй такт работы начинается с поступления заднего фронта импульса с выхода элемента 65 задержки через элемент И 31, открытый. сигналом с выхода элемента ИЛИ 48, и элемент ИЛИ

49 на тактирующий вход регистра 68 и вход элемента HE 55. По заднему фронту импульса единица записывается во второй разряд регистра 68, а состояние остальных разрядов регистра не изменяется. При этом запираются элементы И 25 и элементы ИЛИ 53 и 54, отпираются элементы И 71 и 29 и элемент ИЛИ 50, а элементы ИЛИ 47 и 48 остаются в открытом состоянии. Сигнал с выхода элемента И 71 поступает на управляющий вход коммутатора 15, подключая к входу умножителя 14 прямой выход первого из регистров 20. Другой вход умножителя 14 остается подключенным через коммутатор 10 к выходу регистра 9. Задний фронт импульса с выхода элемента 65 задержки, инвертированный элементом НЕ 55, запускает одновибратор 59 и, проходя через элемент И 39, запускает одновибраторы

60-63. Импульс с прямого выхода одновибратора 59 через элемент И 45, открытый сигналом с выхода элемента И 29, поступает на суммирующий вход первого из реверсивных счетчиков

1, добавляя к его содержимому единицу младшего разряда. Поскольку состояние второго реверсивного счетчика

1 не изменяется, то код на адресных входах блока 7 памяти станет соответ- ствовать адресу второго узла текущей подобласти аппроксимации. Аналогично описанному по окончании установления кода в первом реверсивном счетчике 1 импульсы с выходов одновибраторов

62 и 63 поступят на управляющие входы блока 7 памяти и регистра 9. В результате код ординаты C „ > второго узла аппррксимации будет считан иэ блока 7 памяти в регистр 9 и через коммутатор 10 поступит на вход

1107136

12 умножителя 14, на другой вход которого через коммутатор 15 подается с первого из регистров 20 прямое значение кода приращения первой перемен- ной внутри поцобласти аппроксимации. 5

Произведение этих кодов с выхода умножителя 14 суммируется в сумматоре

13 с содержанием регистра 12. После фиксации окончательного результата код на выходе сумматора 13 равный й2 Съ-11i(1(1 X/)+84 считывается в регистр 17 импульсом, поступающим на управляющий вход регистра 17 с выхода элемента 65 задержки через элемент ИЛИ 51 и элемент И 36, открытый сигналом с выхода элемента ИЛИ 50.

Третий такт работы начинается с поступления заднего фронта импульса с выхода элемента 65 задержки через элементы И 31 и ИЛИ 49 на тактирующий вход регистра 68 и вход элемента НЕ 55. По этому фронту единица записывается в третий разряд регист- g$ ра 68, состояние остальных разрядов которого не изменяется. Выходными сигналами регистра 68 запираются элементы И 29 и ИЛИ 50, отпираются элементы И 24 и ИЛИ 52 и 53, а элементы И 71 и ИЛИ 47 и 48 остаются в открытом состоянии. При этом Жход регистра 9 через коммутатор 10 подключен к первому входу умножителя

14, второй вход которого через коммутатор 15 соединен с прямым выходом первого из регистров 20. Положительным перепадом напряжения с выхода элемента НЕ запускаются одновибраторы 59-63. Импульс с прямого выхода 4 одновибратора. 59 через элемент И 46, открытый сигналом с выхода элемента ИЛИ 53, обнуляет регистр 12 и че рез элемент И 43, открытый сигналом с выхода элемента И 24,добавляет еди- 4 ницу младшего разряда во второй из реверсивных счетчиков 1(в котором было записано значение кода адреса х1 по вто2 рой переменной х ). В результате этот счетчик 1 переходит в состояние, при котором на его выходе формируется код х ", а на адресных входах блока

7 памяти устанавливаются коды адреса (х ",х ) третьего узла текущей подробности аппроксимации. После установления кода в счетчике 1 и обнуления регистра 12 импульсы с выходов одновибраторов 62 и 63 поступают на управляющие входы блока 7 памяти и регистра 9, осуществляя считывание кода ординаты С;+, < третьего узла аппроксимации из блока 7 памяти в регистр 9. Умножитель

14 перемножает код регистра 9 на прямой код первого из регистров, 11, а на выходе сумматора 13 формируется и фиксируется код N > д,1 -ф)

По окончании фиксации кода на выходе сумматора 13 импульсов с выхода элемента 65 задержки, поступающего через элемент И 35 на управляющий вход регистра 12, осуществляется считывание кода N> в регистр 12. Одновременно импульсом с выхода элемента 65 задержки через элемент И 34, открытый сигналом с выхода элемента ИЛИ

52, осуществляется перепись кода й2 из регистра 1? в регистр 11.

В четвертом такте работы по заднему фронту импульса с выхода элемента 65 обнуляется первый разряд регистра 68 сдвига и запускаются одновибраторы 59-63. Запираются элементы И

71, 24 и ИЛИ 52, 53, отпираются элементы И 26 и ИЛИ 50, 54, а элементы ИЛИ 47 и 48 остаются в открытом состоянии. Второй вход умножителя

14 через коммутатор 15 подключается к выходу дополнительного кода первого из регистров 20. Импульсом с прямого выхода одновибратора 59 через элемент И 44, открытый выходным сигналом элемента И 26, из содержимого первого из реверсивных счетчиков 1 вычитается единица младшего разряда и на выходе этого счетчика устанавливается код х . По окончании установи ления кода в счетчике импульсами с выходов одновибраторов 62 и 63 производится считывание из блока 7 памяти в регистр 9 кода орцинаты C„- л чет-.

Й вертого узла (х, xg ) текущей подобласти аппроксимации. Умножитель

14 умножает значение этого кода на значение приращения первой переменной в дополнительном коде, а на выходе сумматора 13 формируется и фиксируется код

Мч Oi,,j+a(V .Xg3 Hz

После фиксации в сумматоре 13 ко-, да результата импульсом с выхода элемента 65 задержки, исходящим через элемент И 36 на управляющий вход регистра 17, содержимое сумматора 13 переписывается в регистр 17.

По заднему фронту импульса с выхода элемента 65 задержки заканчивает110713

13 ся первая группа из 2 =4 тактов и най-\ ! чинается вторая группа из 2 тактов (пятого и шестого) . В пятом такте работы задним фронтом импульса с выхода элемента 65 задержки обнуляется 5 второй разряд. регистра 68 сдвига и запускается одновибратор э9. Запираются элементы И 26 и ИЛИ 47, 50, 54, отпираются элементы И 28, 30 и ИЛИ

52, 53, а элемент ИЛИ 48 остается в открытом состоянии. Сигналом с выхода элемента И 28 переключается коммутатор 10, соединяя выход регистра 11 с первым входом умножителя 14, а сигналом с выхода элемента И 30 переклю- 15 чается коммутатор 15, соединяя выход дополнительного кода второго из регистров 20 с вторым входом умножителя

14. Выходной сигнал элемента НЕ 55 через элемент И 38, открытый сигналом с выхода элемента И 28, запускает одновибраторы 57 и 58. Импульсы с прямого выхода одновибратора 59 через элемент И 46 обнуляют регистр 12.

Умножитель 14 перемножает код М с выхода регистра 11 на значение прира- щения второй переменной в дополнительном коде с выхода второго из регистров 20. После установления кода произведения на выходе умножителя 14 З0 и кода суммы иа выходе сумматора 13-. импульсом с выхода элемента И 37, поступающим через элемент ИЛИ 51 на . управляющий вход сумматора 13, фиксируется выходной код Ng сумматора

13

Й5 Йй (Х1 Х21

После фиксации выходного кода

40 сумматора 13 импульсом с выхода элемента 65 задержки, проходящим через элемент И 35 на регистр 12, код сумматора 13 считывается в регистр 12.

Одновременно выходным импульсом эле45 мента 65 задержки, проходящим через элемент И. 34 на регистр 11, содержимое регистра 17 переписывается в регистр 11.

В шестом такте работы задним фронтом импульса с выхода элемента 65 за50 держки обйуляется третий разряд регистра сдвига и запускаются одновибраторы 57-59. Запираются элементы И

30 и ИЛИ 48, 52, 53, отпираются элементы И 27 и ИЛИ 50, а элемент И 28 остается в открытом состоянии. Сигналом с выхода элемента И 27 переключается коммутатор 75, соединяя прямой

14 выход второго из регистров 20 с ;ïрым входом умножителя 14. Первый вход умножителя 14 остается подключенным через коммутатор 10 к выходу регистра

11. Умножитель 14 перемножает код

Ng с выхода регистра 11 на значение прямого кода приращения второй переменной. После установления кода произведения и его суммирования в сумматоре 13 с кодом регистра 12 на-выходе элемента ИЛИ 51 формируется импульс, фиксирующий выходной код сумматора

13, равный

Ne мьг-х, )+н =e;;(x );„)(t"

"23 Qi+<1(Х(-Хч )(Х Х ) <(+СЦ 1(Ь - )(X -Xg )+ C;„,>„(y„-Х „ (W - ) = (Х,Х ), т.е. код, равный результатам функционального преобразовани