Устройство для решения интегральных уравнений фредгольма

Устройство для решения интегральных уравнений фредгольма

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ PEUIEHHH ИНТЕГРАЛЬНЫХ РЕ111ЕНИЙ ФРЕДГОЛЬМА, содержащее п генераторов функций, п блоков сдвига, п сумматоров невязок, коммутатор знаков невязок и блок управления , причем первый выход блока управления соединен с управляющим входом коммутатора знаков невязок и с входами генераторов функций, выходы которых соединены с информационными входами соответствующих блоков сдвига , отличающееся тем, что, с целью повьпчения быстродействия , в него введены п групп элементов ИЛИ, h кодирующих элементов с приоритетом , п регистров старших разрядов невязок, п дешифраторов,, п сумматоров искомой функции, п триггеров, п элементов И, h элементов НЕ, и сумматоровадреса, гл элементов ИЛИ, блок сравнения, сумматор нормы невязок, коммутатор старших разрядов, причем выходы каждого из п блоков сдвига соединены с первыми входами элементов ЯПИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствую щих сумматоров невязок, информацион-ч ные вьпсоды которых соединены с информационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок , выходы которых соединены с группой информационных входов коммутатора старших разрядов невязок и информационными входами соответствующих дешифраторов, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствующих сумматоров искомой функции, выходы знаков сумматоров ,невязок соединены с информационными входами соответствующих триггеров, выходы которых соединены с информационными входами коммутатора знаков невязок и первыми входами соответствующих элементов И, выходы которых 00 4 4: 4 соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой функции, вход задания численного параметра устройства соединен с первыми входами каждого из h сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разрядов невязок, а выходы сумматоров адреса соединены с управляющими входами соответствующргх блоков сдвига, выход коммутатора знаков невязок соединен с вторыми входами элементов ШШ, выходы которых соединены через соответствующие элементы НЕ с вторыми информационными входами сумматоров

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,SU„„! 44 зш 0 06 Е 7/64 а )

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,, Н ABTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (21) 3455872/18-24 (22) 21. 06. 82 (46) 15„08.84. Бюл. В 30 (72) В.П.Боюн, Л.Г.Козлов и В.Г.Тракай (71) Ордена Ленина институт кибернетики им. В.И. Глушкова (53) 681.32(088.8) (56) 1, Верлань А.Ф. Методы решения интегральных уравнений на аналоговых вычислительных машинах. Киев, 1972, с. 161, 163, рис. 111, 112.

2. Авторское свидетельство СССР

И - 687452, кл. Q 06 F 7/64, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ИНТЕГРАЛЬНЪ|Х РЕШЕНИЙ ФРЕДГОЛЬМА, содержащее и генераторов функций, и блоков сдвига, и сумматоров невязок, коммутатор знаков невязок и блок управления, причем первый выход блока управления соединен с управляющим входом коммутатора знаков невязок и с входами генераторов функций, выходы которых соединены с информационными входами соответствующих блоков сдвига, о т л и ч а ю m е е с я тем, что, с целью повышения быстродействия, в него введены п групп элементов

ИЛИ, и кодирующих элементов с приоритетом, и регистров старших разрядов невязок, и дешифраторов,. h сумматоров искомой функции, п триггеров, и элементов И, h элементов НЕ, сумматоров адреса, и элементов ИЛИ, блок сравнения, сумматор нормы невяэок, коммутатор старших разрядов, причем выходы каждого из и блоков сдвига соединены с первыми входами элементов ИЛИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствую щих сумматоров невязок, информацион". ные выходы которых соединены с информационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора старших разрядов невязок и информационными входами соответствующих дешифраторов, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы эле- ф ментов ИЛИ и информационными входамй соответствующих сумматоров искомой функции, выходы знаков сумматоров ,невязок соединены с информационными входами соответствующих триггеров, выходы которых соединены с информационными входами коммутатора знаков невязок и первыми входами соответствующих элементов И, выходы которых соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой р функции, вход задания численного паI раметра устройства соединен с первыми входами каждого из II сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших раз« рядов невязок, а выходы сумматоров адреса соединены с управляющими входами соответствующих блоков сдвига, выход коммутатора знаков невяэок соединен с вторыми входами элементов

ИЛИ, выходы которых соединены через соответствующие элементы НЕ с вторыми информационными входами сумматоров

1108444 невязок, выход сумматора нормы невязок соединен с первым входом блока сравнения, второй вход которого соединен с входом задания точности устройства, выходы сумматоров искомой функции соединены с выходами устройства, причем блок управления содержит два триггера, элемент ИЛИ, счетчик, узел сравнения, два элемента И, два элемента задержки, причем выход элемента ИЛИ блока управления соединен с первым входом первого элемента И блока управления, второй вход которого соединен с выходом первого триггера блока управления, вход установки в ноль которого соединен с выходом блока сравнения, выход первого элемента И блока управления соединен .через первый элемент задержки с входа установки в единицу второго триггера блока управления, выход которого соединен с входом второго элемента И блока управления, второй вход котороИзобретение относится к вычислительной технике и предназначено для решения интегральных уравнений Фредгольма второго рода.

Известно устройство для решения -5 интегральных уравнений Фредгольма, содержащее блоки переменньж коэффициентов, интеграторы, емкостное запоминающее устройство, переключатель, шаговый искатель. Устройство реализу-1О ет метод простой итерации решения интегральных уравнений при дискретной форме аппроксимации ядра (1).

Недостатком известного устройства является низкая точность, поскольку использование аналоговых блоков не позволяет получить необходимую точность решения интегральных уравнений.

При реализации алгоритма с использо20 ванием цифровых блоков интегрирования, умножения и суммирования устройство характеризуется большим объемом аппаратурных затрат, обусловленным наличием сложных блоков интегрирования, умножения и блока памяти, при этом класс решаемых задач ограничен, так как простые итерации сходятся к

ro соединен с входом тактовых импуль- . сов устройства, выход второго элемента И блока управления соединен с уп". равляющими входами коммутатора знаков невязок и со счетным входом счетчика блока управления, выход которого соединен с первым входом узла сравнения блока управления, второй вход которого соединен с входом задания порядка устройства, выход первого элемента И блока управления соединен с управляющими входами кодирующих элементов с приоритетом и триггеров, вход установки в единицу первого триггера соединен с входом начальной установки устройства, выход узла сравнения соединен с управляющими входами дешифраторов, входом установки в ноль второго триггера блока управления и через второй элемент задержки соединен с первым входом элемента ИЛИ блока управления, второй вход которого соединен с входом запуска устройства. решению интегрального уравнения Фредгольма второго рода только в том случае, если параметр Л удовлетворяет необходимому условию.

Наиболее близким к предлагаемому является устройство для решения интегральных уравнений Фредгольма, содержащее и ггееннееррааттоорроов в ффууннккцциийй, и блоков сдвига, я сумматоров невязок, и узлов выделения знака, и реверсивных счетчиков, коммутатор знаков невязок и блок управления, причем первый выход блока управления соединен с входами генераторов функций, выходы которых соединены с информационными входами блоков сдвига, выходы которых соединены с первыми входами сумматоров невязок, вторые входы которых соединены с выходом коммутатора знаков невязок, выходы сумматоров невязок соединены с первыми входами соответствующих узлов выделения знака, вторые входы которых соединены с вторым выходом блока управления, вьжоды каждого узла выделения знака соединены с входом соответствующего реверсивного счетчика, с информацион1108444 ными входами коммутатора знака невязок и с третьим входом соответствующего сумматора невязки, вход задания численного параметра устройства соединен с управляющими входами блоков сдвига, третий выход блока управления соединен с управляющим входом коммутатора знаков невязок. В устройстве реализуется модифицированный метод последовательных приближений решения интегральных уравнений, в котором неизвестная функция на К + 1 итерации ищется в и дискретных точГ27.

Недостатком известного устройства является низкое быстродействие, так

15 как число итераций, которые необходимо выполнить, чтобы получить решение интегрального уравнения, пропорциотигать большой величины, что ведет к резкому увеличению времени сдвига, где — основание системы счисления, р — разрядность представления чисел.

Цель изобретения - повышение быст- 5 родействия устройства.

Поставленная цель достигается тем, что в устройство дополнительно введени и групп элементов ИЛИ, и коди30 рующих элементов с приоритетом, и регистров старших разрядов невязок, и дешифраторов, П сумматоров искомой функции, и триггеров, и элементов И, и элементов НЕ, и сумматоров адреса, 35 и элементов ИЛИ, блок сравнения, сумматор нормы невязок, коммутатор старших разрядов, причем выходы каждого из и блоков сдвига соединены с первымн входами элементов ИЛИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствующих сумматоров невязок, информационные выходы которых соединены с информационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора старших разрядок невязок и информационными входами соответствующих дешифраторов, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствующих сумматоров искомой функции, выходы знанально Р. При р ) 10 оно может дос- 20 ков сумматоров невязок соединены с информационными входами соответствующих триггеров; выходы KOTopbfx соединены с информационными входами коммутатора знаков невязок и ггервыми вхо" дами соответствующих элементов И, выходы которых соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой функции, вход задания численного параметра устройства соединен с первыми входами каждого из гг сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разрядов невязок, а выходы сумматоров адреса соединены с управляющими входами соответствующих блоков сдвига, выход коммутатора знаков невязок соединен с вторыми входами элементов ИЛИ, вьгходы которых соединены через соответствующие эле менты НЕ с вторыми информационными входами сумматоров невязок, выход сумматора нормы невязок соединен с первым входом блока сравнения, второй вход которого соединен с входом задания точности устройства, выходы сумматоров искомой функции соединены с выходами устройства, причем блок управления содержит два триггера, элемент ИЛИ, счетчик, узел сравнения, два элемента И, два элемента задержки, причем вьгход элемента ИЛИ блока управления соединен с первым входом первого элемента И блока управления, второй вход которого соединен с выходом первого триггера блока управления, вход установки в ноль которого соединен с выходом блока сравнения, выход первого элемента И блока управления соединен через первый элемент задержки с входом установки в единицу второго триггера блока управления, выход которого соединен с входом второго элемента И блока управления, второй вход котороro соединен с входом тактовьгх импульсов устройства, выход второго элемента И блока управления соединен с управляющими входами коммутатора знаков невязок и со счетным входом счетчика блока управления, выход которого соединен с первым входом узла сравнения блока управления, второй вход которого соединен с входом задания порядка устройства, выход первого элемента И блока управления соединен с управляющими входами кодирующих элементов с приоритетом и

1108444 триггеров, вход установки в единицу первого триггера соединен с входом начальной установки устройства, выход узла сравнения соединен с управляющими входами дешифраторов, входом 5 установки в ноль второго триггера блока управления и через второй элемент задержки соединен с первым входом элемента ИЛИ блока управления, второй вход которого соединен с входом запуска устройства.

Все элементы устройства4, кроме блока сравнения, сумматора нормы невяэок,коммутаторов знаков невязок и старших разрядов и блока управле,ния, объединены в и идентичных строк, где .и — число точек, в которых определяется искомая функция у(х).

На фиг. 1 приведена блок-схема предлагаемого устройства, на фиг.2 20 схема блока управления.

Предлагаемое устройство содержит и генераторов 1 функций, п блоков 2 сдвига, и групп элементов ИЛИ 3, и сумматоров 4 невязок, и кодирующих элементов 5 с приоритетом, и регистров 6 старших разрядов невязок, и дешифраторов 7, и сумматоров 8 искомой функции, h триггеров 9,п элементов

И 10, и элементов НЕ 11,п сумматоров 0

12 адреса, и элементов ИЛИ 13, блок

14 сравнения, сумматор 15 нормы невязок, коммутатор 16 знаков невязок, коммутатор 17 старших разрядов, блок

18 управления, вход 19 задания числен- 5 ного параметра устройства, вход 20 задания точности устройства, вход 21 тактовых импульсов устройства, вход

22 задания порядка устройства, вход

23 начальной установки устройства, щ вход 24 запуска устройства, п выходов

25 устройства.

Блок 18 управления содержит первый 26 и второй 27 триггеры, элемент

ИЛИ 28, счетчик 29, узел 30 сравнения, первый 31 и второй 32 элементы

И, первый 33 и второй 34 элементы задержки. t

В устройстве первый выход блока

18 управления соединен с управляющим входом коммутатора 16 знаков невязок и с входами генераторов 1 функций, выходы которых соединены с информационными входами соответствующих бло5S ков 2 сдвига, выходы каждого из блоков 2 сдвига соединены с первыми входами элементов ИЛИ 3 соответствующей группы, выходы которьл соединены с первыми информационными входами соответствующих сумматоров 4 невязок, информационные выходы которых соединены с информационными входами сумматора 15 нормы невязок и соответствующих кодирующих элементов 5 с приоритетом, выходы которых соединены с входами соответствующих регистров 6 старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора 17 старших разрядов невязок и информационными входами соответствующих дешифраторов

7, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ 3 и информационными входами соответствующих сумматоров 8 искомой функции, выходы знаков сумматоров 4 невязок соединены с информационными входами соответствующих триггеров 9, выходы которых соединены с информационными входами коммутатора 16 знаков невязок и первыми входами соответствующих элементов И 10, выходы которых соединены с первыми входами соответствующих элементов ИЛИ 13 и входами знаков соответствующих сумматоров 8 искомой Функции. Вход 19 задания численного параметра устройства соединен с первыми входами каждого из и сумматоров t2, вторые входы которых соединены с выходом коммутатора 17 старших разрядов невязок, а выходы сумматоров 12 адреса соединены с управляющими входами соответствующих блоков 2 сдвига, выход коммутатора

16 знаков невязок соединен с вторыми входами элементов ИЛИ 13, выходы ко— торых соединены через соответствующие элементы НЕ 11 с вторыми информационными входами сумматоров 4 невязок. Выход сумматора 15 нормы невязок соединен с первым входом блока

14 сравнения, второй вход которого соединен с входом 20 задания точности устройства ° Выходы сумматоров 8 искомой функции соединены с выходами

25 устройства, Выход элемента ИЛИ 28 блока 18 управления соединен с первым входом первого элемента И 31 блока 18 управления, второй вход которого соединен с выходом первого триггера 26 блока 18 управления, вход установки в ноль которого соединен с выходом блока 14 сравнения, выход первого элемента И 31 блока

18 управления соединен через первый элемент 33 задержки с входом уста1108444

8 нонки в единицу второго триггера 27 блока 18 управления, выход которого соединен с входом второго элемента

И 32 блока 18 управления, второй вход которого соединен с входом 21 тактовых импульсов устройства. Выход второго элемента И 32 блока 18 управления соединен с управляющими входами коммутатора 16 знаков невязок и со счетным входом счетчика 29 блока 18 управления, выход которого соединен с первым входом узла 30 сравнения блока 18 управления, второй вход которого соединен с входом

22 задания порядка устройства. Выход первого элемента И 3 1 блока 18 управления соединен с управляющими входами кодирунмцих элементов 5 с приоритетом и триггеров 9, вход установки в единицу первого триггера 26 соединен с входом 23 начальной установки устройства, выход узла 30 сравнения соединен с управляющими входами дешифраторов 7, входом установки в ноль второго триггера 27 блошка 18 управления и через второй элемент 34 задержки соединен с первым входом элемента, ИЛИ 28 блока 18 управления, второй вход которого соединен с входом 24 запуска устройства. 30

В предлагаемом устройстве реализуется модифицированный метод последовательных приближений, приращение функции вычисляется по формуле епе ефо (y (».я „,„(к,.) =

""4" (Cg(x;)j =<,2 где — основание системы счисления

40 принятой в устройства; номер итерации;

f1(xj; — значение невязки íà k --й "итерации, и 45

1 -1 " 1)- {к;)- 11 Л . %(к.5.)х

Х1Jx х g»J (g,) где g(X.5;) — ядро интегрального уравнения

Й вЂ” численный параметр;

- шаг интегрирования.

Приращение искомой функции на каждой итерации в 1-й точке равно по величине старшему разряду (обозна55 чим его адрес через g„) невяэки, полученной на предыдущей итерации в той же точке, а знак приращения определяется знаком невязки. Итерационный процесс заканчивается, если выполняется условие и .Е е„(» )if

{ где г — заданная точность решения интегрального уравнения.

Предлагаемое устройство работает следующим образом.

Перед началом работы начальное приближение функции з (x ) 0 эаноо сится в сумматоры 8 искомой функции, а соответствующее ему значение невязок f (x;) = Е (x - ) (f (x <) — правая часть интегрального уравнения " в сумматоры 4 невяэок. На вход 19 задания численного параметра устройства подает значение т, определяемое иэ соотношения 5 =, на вход 20 задания точности устройства — значение заданной точности r, на вход 21 тактовых импульсов устройства поступают тактовые импульсы, на вход 22 задания порядка устройства подается значение порядка и .

Затем на вход 23 начальной установки устройства подается сигнал

"Начальная установка", а на вход 24 запуска устройства — сигнал "Запуск" после чего начинается работа устройства.

При выполнении очередной k-й ите- рации по сигналу блока 18 управления кодирующие элементы 5 с приоритетом выделяют адреса старших разрядов t

1 соответствующих невязок, вычисленных на k - -1 итерации, которые заносятся для хранения в регистры 6 старших разрядов невязок, а с них поступают на группу входов коммутатора 17 старших разрядов. Триггеры 9 выделяют знаки тех же невязок, которые поступают на группу входов коммутатора 16 знаков невязок и на информационные входы элементов И 10. Затем блок 18 управления выдает последовательно и сигналов на входы генераторов 1 функций и управляющие входы коммутаторов знаков невязок 16 и старших разрядов

17, При этом адреса старших разрядов 1 всех невязок последовательно

1 поступают на вторые входы сумматоров

12 адреса, где происходит сложение ,Ф+ Й;. Полученная сумма подается на управляющие входы блоков 2 сдвига.

Генераторы 1 функций выдают последовательно по словам, параллельно по

9 1108444 разрядам значения ядер 1 (х; g ), ко- торые через блоки 2 сдвига, где происходит сдвиг k(x 5 ) на е+ 3 ° раэ-

t 1 рядов вправо, и группу элементов

ИЛИ 3 поступают на первые информационные входы сумматоров 4 невязок, где они складываются или вычитаются в зависимости от знака невязок (х ), которые последовательно поступают с выхода коммутатора 16 зна-10 ков невязок через элементы ИЛИ 13 и элементы НЕ (знак меняется на противоположный) на вторые информационные входы сумматоров 4 невязок. Таким образом, в сумматорах 4 невязок 15 и вычисляются величины ДЪ 1 /$. 5.1 ° ! ,, (11

ВМ 15 1 которые складываются с ве1

20 личинами невязок Е 1, 1(х„), хранящимися в тех же сумматорах. После этого блок 18 управления выдает сигнал на дешифраторы 7, элементы И 10 и сумматор 15 нормы невязок. С выхода

25 дешифраторов 7 величины старших разрядов невязок k „(õ, ) поступают в сумматоры 8 искомой функции, туда же поступают знаки невязок, т.е. в сумматоры 8 подается приращение функции ау1,(х ). В сумматорах 8 прираще- зо ния функций складываются со значениями Функции у4, (х.), полученными за предыдущую итерацйю. Величины приращений функции с выхода дешифраторов

7 поступают также через группу эле- 35 ментов ИЛИ 3 на сумматоры 4 невязок, знаки этих приращений с выхода элементов И 10 тоже поступают на сумматоры 4 невязок через элементы ИЛИ 13 и НЕ 11. Этим достигается получение ®О на выходах сумматоров 4 невязок значений невязок E <(x 1), которые поступают на сумматор 15 нормы невязки, где происходит вычисление велйчины и 45 а= — (Е (К!),I Эта.величина срав1=1 нивается в блоке 14 сравнения с величиной г, которая характеризует точность решения интегрального урав- 0 нения. Если Е> 4, то процесс счета заканчивается. С выхода схемы блока

14 сравнения сигнал поступает в блок 18 управления, который останавливает работу устройства. При Е > > г 55 сигнал с выхода блока 14 сравнения не поступает и выполняется аналогично,следующая итерация. После выполнения k-й итерации в сумматорах 8 искомой функции содержатся значения функции у1,(х;), которые подаются на выходы 25 устройства, а в сумматорах

4 невязок — значения соответствующих невязок Е 1 (х;) .

В блоке 18 управления сигнал "Начальная установка" устанавливает первый триггер 26 в состояние, открывающее первый элемент И 3 1. Сигнал ™Запуск" (начало первой итерации) через элемент ИЛИ 28 и первый элемент И 31 поступает на управляющие входы кодирующих элементов 5 с приоритетом и триггеров 9. Через первый элемент 33 задержки задержанный сигнал поступает на второй триггер 27, который открывает второй элемент И 32. При этом тактовые импульсы с входа 21 устройства поступают на входы генераторов 1 функций и управляющие входы коммутаторов знаков невязок 16 и старших разрядов 17 до тех пор, пока узел 30 сравнения, который сравнивает величину порядка h,,поступающую с входа 22 задания порядка устройства, с количеством поступивших на счетчик

29 импульсов, не выдает сигнал на триггер 27, которуй закрывает второй элемент И 32, прекращая подачу импульсов. Сигнал с узла 30 сравнения поступает на управляющие входы дешифраторов 7, элементов И 10, сумматора 15 нормы невязок и через второй элемент 34 задержки — на элемент

HJIH 28, начиная следующую итерацию и т.д. После достижения заданной точности решения интегрального уравнения блок 14 сравнения выдает сигнал. на первый триггер 26, который запирает первый элемент И 31, останавливая работу блока управления и всего устройства.

При решении интегральных уравнений

Фредгольма второго рода методом простой итерации на универсальной ЭВИ для выполнения одной итерации требуется выполнить 1 операций умножения, 2п операций сложенйя и п операций пересылки. Подразумевается, что изб вестные функции — ядро и правая часть интегрального уравнения — вычислены заранее и занесены в запоминающее устройство. Время выполнения операций на ЭВИ БЗСИ-6 следукяцее: умножения - 2 мкс сложения — 1,4 мкс; пересылки - 0 65 мкс.

Если для решения интегрального уравнения необходимо выполнить Й итераций, то время Т,1 решения его на

ЭВИ БЭСМ-6 составит

Т. Й(2п + 2n 1,4 + 0,656) ф(2 8 + 3,45п) мкс.

При решении того же уравнения на предлагаемом устройстве время выполнения одной итерации примерно равно времени работы одной иэ и строк.

Для выполнения одной итерации в устройстве требуется выполнить одну операцию выделения адреса старшего разряда невязки и ее знака соответственно в кодируюшем элемента 5 с приоритетом и триггере 9, и + 1 операций сложения в сумматоре 4, одну операцию сложения в сумматоре 8 и операций сложения в сумматоре 15 вычисления нормы невязки (здесь также полагаем, что значения ядра и правой части интегрального уравнения были вычислены заранее). Время выпол08444

12 нения операции сложения в устройстве f мкс. Время выполнения операции выделения адреса можно принять равным f мкс. Учитывая, что число ите5 раций, необходимое для решения интегрального уравнения на предлагаемом устройстве, равно (1 — 3) и, время Т, этого решения составляет

Т2, (1 3)N (2О + 3) мкс °

Поделив Т на Т,, определим число (, показывающее, во сколько раз быстрее решаются интегральные уравнения на предлагаемом устройстве по сравнению с временем решения их на универ сальной ЭВМ БЭСМ-6

Из полученного выражения видно, что при и 100

2 -100 + 3 45 -100 33 100 (1 — 3) (2 100 + 3) 1! 08444

СРиЕ

Составитель А.Чеканов

Техред М. Надь Корректор О. Билак

Редактор Л.Алексеенко

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 5866/35 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5