1108451 - Устройство для автоматического поиска дефектов в логических блоках

Устройство для автоматического поиска дефектов в логических блоках

Иллюстрации

Показать все

Реферат

1. УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО ПОИСКА ДЕФЕКТОВ В ЛОГИЧЕСКИХ БЛОКАХ, содержащее блок памяти, блок выбора адреса, дискриминатор выходных сигналов, блок сравнения, и блок управления , первый и второй выходы которого соединены соответственно со входом блока выбора адреса и управляюпщм входом блока памяти, информационный и адресный входы которого соединены соответственно с информационным входом устройства и выходом блока выбора адреса, отличающееся тем, что, с целью расширения области применения устройства, в него введены регистр команд, постоянная память сжатых данных, коммутатор точек, регистр начальных условий, регистр сжатых эталонных сигналов, регистр сжатых выходных сигналов, сумматор по модулю два, блок воспроизведения, теста, блок элементов И разрешения кнопка Пуск и блок предварительного анализа, причем первый, второй, третий, четвертый управляющие выход блока предварительного анализа соединены соответственно с первым и вторым информационными входами коммутатора точек, с первым входом блока управления, со вторым входом блока управления и синхровходом блока памяти , первая, вторая и третья группы выходов которого соединены соответственно с группами информационных входов регистра начальных условий, регистра команд и блока предварительного анализа, первая и вторая группы информационных выходов которого соединены соответственно с первыми группами информационных входов коммутатора точек и блока памяти, вторая группа информационных входов которого соеди (Л нена с группой выходов блока элементов И разрешения, первый вход которого соединен с выходом блока сравнения , первая группа входов которого о соединена с группой выходов регистра сжатых эталонных сигналов, группа информационных входов которого соединена с первой группой выходов постоянной памяти сжатых данных, вторая, 00 4 третья и четвертая группы выходов которого соединены соответственно с СЛ первой, второй и третьей группами входов блока воспроизведения теста, первый, второй и третий выходы которого соединены соответственно с третьим, четвертым и пятым информационными входами коммутатора точек, первьй, второй и третий выходы которого соединены соответственно с первым и вторым контрольными входами блока предваритепьного анализа и со входом дискриминатора вькодных сигналов , выход которого соединен со входом сумматора по модулю два, выход

Эm> q 06 Р 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И MHPblTMA (21) 3480480/18-24 (22) 11.08.82 (46) 15.08.84. Бюл. В 30 (72) Н.П. Байда, В.Т. Шпилевой, В.П. Семеренко, И.А. Гладков и В.П. Подкопаев (71) Винницкое производственное объединение "Терминал" и Винницкий политехнический институт (53) 681.327(088.8) (56) 1 ° Авторское свидетельство СССР

Ф 633019, кл. 5 06 F 11/00, 1978.

2. Авторское свидетельство СССР

Н- 656063, кл . 4 06 F 11/00, 1979 (прототип). (54) (57) 1. УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО ПОИСКА ДЕФЕКТОВ В ЛОГИЧЕСКИХ

БЛОКАХ, содержащее блок памяти, блок выбора адреса, дискриминатор выходных сигналов, блок сравнения, и блок управления, первый и второй выходы которого соединены соответственно со входом блока выбора адреса и управляющим входом блока памяти, информационный и адресный входы которого соединены соответственно с информационным входом устройства и выходом блока выбора адреса, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства, в него введены регистр команд, постоянная память сжатых данных, коммутатор точек, регистр начальных условий, регистр сжатых эталонных сигналов, регистр сжатых выходных сигналов, сумматор по модулю два, блок воспроизведения, теста, блок элементов И разрешения, кнопка "Пуск" и блок предварительного анализа, причем первый, второй, третий, четвертый управляющие выход

„,SU„„1108451 А блока предварительного анализа соединены соответственно с первым и вторым информационными входами коммутатора точек, с первым входом блока управления, со вторым входом блока управления и синхровходом блока памяти, первая, вторая и третья группы выходов которого соединены соответственно с группами информационных входов регистра начальных условий, регистра команд и блока предварительного анализа, первая и вторая группы информационных выходов которого соединены соответственно с первыми группами информационных входов коммутатора точек и блока памяти, вторая группа д информационных входов которого соединена с группой выходов блока элементов И разрешения, первый вход которого соединен с выходом блока сравне- ния, первая группа входов которого соединена с группой выходов регистра сжатых эталонных сигналов, группа Вювй информационных входов которого соеди- фм иена с первой группой выходов постоянной памяти сжатых данных, вторая, третья и четвертая группы выходов которого соединены соответственно с первой, второй и третьей группами аФ входов блока воспроизведения теста, первый, второй и третий выходы которого соединены соответственно с третьим, четвертым и пятым информационными входами коммутатора точек, первый, второй и третий выходы которого соединены соответственно с первым и вторым контрольными входами блока предварительного анализа и со входом дискриминатора выходных сигналов, выход которого соединен со входом сумматора по модулю два, выход

1108451 которого соединен с первым информационным входом регистра сжатьк выходных сигналов, группа выходов которого соединена со второй группой входов блока сравнения и с группой входов сумматора по модулю два, первая и вторая группы выходов регистра команд соединены соответственно с группой входов постоянной памяти сжатых данных и с группой входов блока элементов И разрешения и второй группой информационных входов коммутатора точек, информационный вход устройства соединен с третьим входом блока управления, третий, четвертый, пятый, шес1 той, седьмой, восьмой, девятый, деся

:тый, одиннадцатый выходы которого .соединены соответственно с управляю щим входом регистра команд, с управляющим входом регистра начальньж условий, с управляющим входом коммутатора точек, с управляющим входом блока предварительного анализа, со вхо. дом постоянной памяти сжатых данных, е управляющим входом регистра сжатых эталонных сигналов, с управляющим входом регистра сжатых выходных сигналов, С первым и вторым входами блока воспроизведения теста, четвертый вход блока управления соединен с выходом кнопки "Пуск", группа выходов коммутатора точек и группа выходов регистра начальных условий образуют контрольную группу выходов устройства, третья группа информационньк входов коммутатора точек является контрольной группой входов устройства, причем блок управления содержит два распределителя импульса, генератор импульсов, три триггера, дешифратор, три элемента И,пять элементов ИЛИ, причем выход генератора импульсов соединен с первыми входами первого и второго элементов И, второй вход и выход первого элемента И соединены соответственно с прямым выходом первого триггера и со входом первого распределителя импульсов, первый вЂ” пятый выходы которого соединены соответственно с первыми входами первоговЂ” четвертого элементов ИЛИ и с шестым выходом блока управления, единичный вход первого триггера соединен с четвертым входом блока управления и нулевым входом третьего триггера, единичный вход и инверсный выход которого соединены соответственно со вторым входом блока управления и с первым входом третьего элемента И, выход которого соединен с единичным входом второго триггера, прямой выход которого соединен со вторым входом второго элемента И, вькод которого соединен со входом второго распределителя импульсов, первый вЂ” одиннадцатый выходы которого соединены соответственно со вторыми входами первого, второго и третьего элеменЪ тов ИЛИ, с четвертым выходом блока управления, с первым входом пятого элемента ИЛИ, с восьмым выходом блока управления, со вторыми входами четвертого и пятого элементов ИЛИ, с десятым, одиннадцатым и девятым выходами блока управления, второй вход третьего элемента И соединен с первым входом блока управления и с нулевым входом первого триггера, нулевой вход второго триггера соединен через дешифратор с третьим входом блока управления, выходы первого вЂ” пятого элементов ИЛИ соединены соответственно с первым, вторым, третьим, седьмым и пя тым выходами блока управления, причем блок предварительного анализа содержит регистр, семь счетчиков, три схемы сравнения, делитель частоты, сумматор, узел управления, узел измерения, четыре группы элементов И, группу элементов И-НЕ, три группы элементов ИЛИ, элемент НЕ, два элемента И, три элемента ИЛИ, причем группа выходов регистра соединена с группами информационных входов первого вЂ” четвертого счетчиков и с первой группой входов первой схемы сравнения, выход которой соединен с первым входом узла управления и с первым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с суммирующим входом пятого счетчика, группа выходов которого соединена с первыми входами соответствующих элементов ИЛИ первой группы, с первой группой входов второй схемы сравнения и с первой группой входов третьей схемы сравнения, выход которой соединен с первыми входами элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с первой группой информационных выходов блока предварительного анализа, группа выходов третьего счетчика соединена соответственно с первой группой входов узла управления и с группой информационных входов делителя

1108451 частоты, выход которого соединен с суммирующим входом шестого счетчика, группа выходов которого соединена со второй группой входов узла управления, с первыми входами соответствующих элементов И-НЕ группы н первыми входами элементов И второй группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ третьей группы, выходы элементов И-НЕ группы соединены со вторыми входами соответствующих элементов ИЛИ третьей группы, выходы которых соединены с группой входов сумматора, группа выходов которого соединена с группой информационных входов седьмого счетчика, группа выходов которого соединена с первыми входами соответствующих элементов И третьей группы, со вторыми входами соответствующих элементов

ИЛИ первой группы и со второй группой входов второй схемы сравнения, выход которой соединен со вторыми входами элементов И третьей группы, выходы которых соединены со вторыми входами соответствующих элементов ИЛИ второй группы, группа выходов второго счетчика соединена с третьими входами соответствующих элементов ИЛИ второй группы и со второй группой входов первой схемы сравнения, группа выходов первого счетчика соединена со вторыми входами соответствующих элементов

И первой группы и со второй группой входов третьей схемы сравнения, вы,ходы элементов ИЛИ первой группы сое1динены с первыми входами соответству-! .ющих элементов И четвертой группы, выходы которых соединены со второй группой информационных выходов блока .предварительного элемента вход узла

1 .измерения соединен со вторым контроль. ным входом блока- предварительного анализа, вход-выход узла измерения соединены с первым входом первого элемента И и через элемент НЕ с пер вым входом второго элемента И, выход которого соединен с первым вхо, дом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента

И и со вторым входом узла управления, выход первого элемента ИЛИ соединен с вычитающим входом четвертого счетчика, выход переноса которого соединен с третьим входом узла управления и третьим управляющим выходом блока пре" дварительного анализа, выход переноса третьего счетчика соединен.с четвертым входом узла управления, выход переноса первого счетчика соединен с пятым входом узла управления, выход переноса шестого счетчика соединен с шестым входом узла управления, управляющий вход блока предварительного анализа соединен с седьмым входом узла управления, группа информационных входов регистра является группой информационных входов блока предвари" тельного анализа, первый контрольный вход блока предварительного анализа соединен с первым входом первого элемента И, первый вЂ” восемнадцатый выходы узла управления соединены соответственно с первым управляющим выходом блока предварительного анализа, со вторым управляющим выходом блока предварительного анализа и вторым входом первого элемента И, со входами разрешения записи третьего и четвертого счетчиков, с суммирую-, щим входом третьего счетчика, со вхо" дом разрешения записи первого счетчика, первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, с вычитающим входом первого счетчика и третьими входами элементов И первой группы, с вычитающим входом третьего счетчика, со вто рыми входами элементов И второй груп пы, со вторыми входами элементов ИНЕ группы, со входом разрешения записи седьмого счетчика, с вычитающим входом седьмого счетчика, со входом разрешения записи регистра, со входом разрешения записи второго счетчика и вторым входом второго эле мента ИЛИ, с суммирующим входом второго счетчика, с вычитающим входом шестого счетчика и суммирующим входой седьмого счетчика и третьими входами элементов И третьей группы, со вторым входом второго элемента И, с управляющим входом делителя частоты, со вторыми входами элементов И четвертой группы и четвертым управляющим выходом блока предварительного анали" за.

2. Устройство по п; 1, о т л и ч аю щ е е с я тем, что узел управления блока предварительного анализа содержит регистр сдвига, четыре распределителя импульсов, два дешифратора, десять триггеров, семнадцать элементов И, пять элементов ИЛИ, два генератора импульсов, причем выход первого генератора импульсов соединен с первыми входами первого, второго, 1! (18(б третьег и и <ге > г1ср г го элементов И, выход в1орого генератора импульсов соецинен с сггггхроггиэирующим входом первого триггера и первыми входами пятого вЂ” девятого элементов И, второй вход н выход пятого элемента И соединены соответственно с прямым выходом второго триггера и со входом первого распределителя импульсов, первый, второй, третий, четвертый выходы которого соединены соответственно с первым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, с единичным входом третьего триггера, с нулевым входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом четвертого триггера, выход которого соединен со вторым входом шестого элемента И, выход которого соединен со входом второго распределителя импульсов, первый и второй выходы которого соединены соответственно с пятым выходом узла и с единичным входом пятого триггера, выход которого соединен со вторым входом второго элемента И, выход которого соединен ,с шестым выходом узла, первый вход десятого элемента И соединен со вторым входом блока, первым входом четвертого элемента ИЛИ, информационным входом первого триггера, первым вхо. дом одиннадцатого элемента И и еди:ничным входом шестого триггера, прямой выход которого соединен со вторым входом седьмого элемента И, выход которого соединен со входом третьего распределителя, первый, второй, третий, четвертый, пятый, шестой, седьмой выходы которого соединены соответственно с семнадцатым выходом узла и вторым входом второго элемента ИЛИ, с единичным входом седьмого триггера, с первыми входами двенадцатого и тринадцатого элементов И, с десятым выходом узла, с единичным входом восьмого триггера, с первым входом четырнадцатого элемента И, с первым входом патнадцатого элемента И, выход кото-г рого соединен со вторым входом третьего элемента ИЛИ, нулевым входом шесто,го триггера и первым входом пятого элемента ИЛИ, выход которого соединен с восемнадцатым выходом узла, нулевой вход восьмого триггера соединен с шестым входом узла, а прямой выход со вторым входом третьего элемента И, выход которого соединен с пятнадца 1 l тым выходом узла, нулевой вход седьмого триггера соединен с четвертым входом узла, а прямой выход вЂ” со вто-. рым входом четвертого элемента И, выход которого соединен с седьмым выходом узла, нулевой вход третьего триггера соединен через первый дешифратор с первой группой входов узла, а прямой выход вЂ” со вторым входом первого элемента И, выход которого соединен с четвертым выходом узла, вторые входы четырнадцатого и пятнадцатого элементов И соединены через второй дешифратор со второй группой входов узла, выход четырнадцатого элемента И соединен с одиннадцатым выходом узла, второй вход четвертого элемента ИЛИ соединен с третьим входом узла, третьим входом второго элемента ИЛИ и входом регистра сдвига, первый выход которого соединен с первым входом шестнадцатого элемента

И, шестнадцатым выходом узла и вторым входом десятого элемента И, второй выход вЂ” с первым входом семнадцатого элемента И, вторым входом одиннадцатого элемента И и первым выходом узла, а третий выход вЂ” со вторым выходом узла, второй вход семнадцатого элемента И соединен с седьмым входом узла и вторым входом шестнадцатого элемента И, а выход вЂ” с единичным входом девятого триггера, прямой выход которого соединен со вторым входом восьмого элемента И, выход которого соединен со входом четвертого распределителя импульсов, первый и второй выходы которого соединенысоответственно с тринадцатым выходом узла и со вторым входом первого элемента ИЛИ,а третий выход вЂ” с нулевым входом девятого триггера и единичным входом десятого триггера, нулевой вход и прямой выход которого соединены соответственно с первым входом узла и со вторым входом девятого элемента И, выход которого соединен с четырнадцатым выходом узла, прямой выход первого триггера соединен со вторым входом двенадцатого элемента И, выход которого соединен с восьмым выходом узла, инверсный выход первого триггера соединен с третьим входом четырнадцатого элемента И и вторым входом тринадцатого элемента И, выход которого соединен с девятым выходом узла, нулевой вход пятого триггера соединен с пятым входом узла, выход шестнадцатого элемента И соединен с еди1 108451 ничным входом второго триггера, выход десятого элемента И соединен со вторым входом пятого элемента ИЛИ,,выход второго элемента ИЛИ соединен с третьим выходом узла, выход первого элемента ИЛИ соединен с двенадцатым выходом узла, выход четвертого элемента ИЛИ соединен с нулевым входом четвертого триггера, выход одиннадцатого элемента И соединен с третьим входом пятого элемента ИЛИ.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что узел измерения блока предварительного анализа содержит эталонный резистор, операционный усилитель, двуханодный стабилитрон и источник опорного напряжения, причем выход источника опорного напряжения соединен через эталонный резистор с первым выводом двуханодного стабилитрона, со входом узла и с инвертирующим входом операционного усилителя, выход которого соединен со вторым выводом двуханодного стабилитрона и со входом-выходом узла.

4. Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок воспроизведения теста содержит два регистра, сумматор по модулю два, два счетчика, распределитель импульсов, два триггера, группу элементов И, два элемента И, три элемента ИЛИ и генератор импульсов, причем выход генератора импульсов соединен с первым входом первого элемента И, выход которого соединен с вычитающим входом первого счетчика, управляющими входами первого и второго регистров, информационный вход второго регистра. Изобретение относится к вычислительной технике и может быть использовано для производственной проверки после сборки печатных узлов, содержащих цифровые интегральные схемы (ЦИС).

Известны устройства для тестового контроля логических блоков, которые содержат эталонный блок, схемы сравнения, коммутатор, регистр контролируемых параметров, блок формирования 10 временной задержки, блок индикации соединен с выходом сумматора по моду" лю два, первый вход которого соединен с выходом первого регистра, группа информационных входов которого соединена с третьей группой входов блока, первый вход второго. элемента

И соединен с,первым входом блока, а выход вЂ” со входами разрешения записи первого регистра, второго счетчика и первого счетчика, выход переноса которого соединен с нулевым входом первого триггера, тактовым входом распределителя импульсов, установочным входом второго регистра и вычитающим входом второго счетчика, выход переноса которого соединен с установочным входом распределителя импульсов и единичным входом второго триггера, прямой выход которого соединен со вторым входом второго элемента И, группа выходов второго регистра соединена со вторым входом сумматора по модулю два и первыми входами соответствующих элементов И группы, вторые входы которых подклю.чены к соответствующим выходам распределителя импульсов, а выходы .к соответствующим группам входов первого, второго и третьего элементов

ИЛИ, выходы которых соединены соответственно с первым, вторым и третьим выходами блока, нулевой вход второго триггера соединен со вторым входом блока и единичным входом первого триггера, прямой выход которого соединен со вторым входом первого элемента И, группы информационных входов первого и второго счетчиков соединены соответственно с первой и второй группами входов блока.

2 и вывода, блок управления и блок ввода 51 ).

Недостаток этих устройств состоит в ограниченной области их применения.

Наиболее близким к предлагаемому является устройство для автоматического контроля цифровых объектов соI держащее генератор тестов блок форми7 рования входных сигналов. эталонный блок, дискриминатор выходных сигналов, блок сравнения, блок блокировки, 1108451 счетчик тактов, блок управления, блок памяти, блок ввода, блок .выбора адреса, причем первый, второй, третий и четвертый выходы блока управления соединены соответственно со входом 5 генератора тестов, с первым входом блока формирования входных сигналов, с первым входом блока блокировки, со входом счетчика тактов, первый выход генератора тестов соединен со вто-1О рым входом блока формирования входных сигналов, третий вход которого соединен с первь м выходом блока блокировки, выход блока формирования вход" ных сигналов соединен со входом эталонного блока и с выходом устройства, вход устройства соединен со входом дискриминатора выходных сигналов, выход которого соединен с первым входом блока сравнения, второй и третий 20 входы которого соединены соответственно с выходом эталонного блока, со вторым выходом блока блокировки, выход блока сравнения соединен со входом блока управления, пятый и шестой выходы которого соединены соответственно с первым входом блока выбора адреса и с первым входом блока памяти, первый, второй и третий выходы которого соединены соответствен- ЗО но со вторым входом блока выбора адреса, со вторым входом генератора тестов, со вторым входом блока блокировки, выход блока ввода соединен со вторым входом блока памяти, вы- З5 ход счетчика тактов соединен с третьим входом блока выбора адреса, выход которого соединен с третьим входом блока памяти (2"1.

Недостатком этого устройства, во- 40 первых, является ограниченная область применения, поскольку проверка контролируемого объекта производится в номинальном режиме и наличие некоторых типов неисправностей, напри- 45 мер дефектов шин питания ЦИС, приводит к повреждению ЦИС при подаче на них номинального напряжения питания.

Второй недостаток известных устройств состоит в низкой глубине по- ц1 иска дефектов, вследствие чего невозможно установить дефект с точностью до корпуса ЦИС.

Третий недостаток известных уст55 ройств состоит в их низкой надежности, поскольку наличие эталонного блока порождает проблемы, связанные с его аттестацией и сохранностью, необходимостью внесения в него изменений и т.д.

Целью изобретения является расширение области применения устройства.путем обеспечения неразрушаюшего характера проверки контролируемого блока, увеличения глубины поиска дефектов и уменьшения емкости памяти устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок памяти, блок выбора адреса, дискриминатор. выходных сигналов, блок сравнения и блок управления, первый и второй выходы которого соединены соответственно со входом блока выбора адреса и управляющим входом блока памяти, информационный и адресный входы которого соединены соответственно с информационным входом устройства и выходом блока выбора адреса, введены регистр команд, постоянная память сжатых данных, коммутатор точек, регистр начальных условий, регистр сжатых эталонных сигналов, регистр сжатых выходных сигналов, сумматор по модулю два, блок воспроизведения теста, блок элементов И разрешения, кнопка "Пуск" и блок предварительного анализа, причем первый, второй, третий, четвертый управляющие выходы блока предварительного анализа соединены соответственно с первым и вторым информационными входами коммутатора точек, с первым входом блока управления, со вторым входом блока управления и синхровходом блока памяти, первая, вторая и третья группы выходов которого соединены соответственно с группами информационных входов регистра начальных условий, регистра команд и блока предварительного анализа, первая и вторая группы информационных выходов которого соединены соответственно с первыми группами информационных входов коммутатора точек и блока памяти, вторая группа информационных входов которого соединена с группой выходов блока элементов И разрешения, первый вход которого соединен с выходом блока сравнения, первая группа входов которого соединена с группой выходов регистра сжатых эталонных сигналов, группа информационных входов которого соединена с первой группой выходов постоянной памяти сжатых данных, вторая, третья и четвертая группы выходов ко1 1.08451

3 торого соединены соответственно с первой, второй и третьей группами входов блока воспроизведения теста, первый, второй и третий выходы которого соединены соответственно с третьим, четвертым и пятым информационными входами коммутатора точек, первый, второй и третий выходы которого соединены соответственно с первым и вторым контрольными входами блока 10 предварительного анализа и со входом дискриминатора выходных сигналов, выход которого соединен со входом сумматора по модулю два, выход которого соединен с первым информацион-15 ным входом регистра сжатых выходных сигналов, группа выходов которого соединена со второй группой входов блока сравнения и с группой входов сумматора по модулю два, первая и ро вторая группы выходов регистра команд соединены соответственно с группой входов" постоянного запоминающего устройства сжатых данных и с группой входов блока элементов И разрешения и второй группой информационных входов коммутатора точек, информационный вход устройства соединен с третьим входом блока управления, третий, четвертый, пятый, шестой, седьмой, вось-ЗО мой, девятый, десятый, одиннадцатый выходы которого соединены соответственно с управляющим входом регистра команд, с управляющим входом регистра начальных условий, с управляющим входом коммутатора точек, с управляю35 щим входом блока предварительного анализа, со входом постоянной памяти сжатых данных, с управляющим входом регистра сжатых эталонных сиг40 налов, с управляющим входом регистра сжатых выходных сигналов, с первым и вторым входами блока воспроизведения теста, четвертый вход блока управления соединен с выходом кнопки

"Пуск", группа выходов коммутатора точек и группа выходов регистра начальных условий образуют контрольную группу выходов устройства, третья группа информационных входов коммутатора точек является контрольной группой входов устройства, причем блок управления содержит три триггера, два распределителя импульсов, дешифратор, три элемента И, пять элементов ИЛИ и генератор импульсов, причем выход генератора импульсов соединен с первыми входами первого и второго элементов И, второй вход и выход первого элемента И соединены соответственно с прямым выходом первого триггера и со входом первого распределителя импульсов, первый вЂ” пятый выходы которого соединены соответ" ственно с первыми входами первоговЂ” четвертого элементов ИЛИИ е шестым выходом блока управления, единичный вход первого триггера соединен с. четвертым входом блока управления и нулевым входом третьего триггера, единичный вход и инверсный выход которого соединены соответственно со вторым входом блока управления и с первым входом третьего элемента И, выход которого соеяин0и с единичным входом второго триггерй, прямой выход которого соединен со вторым входом второго элемента И, выход которого соеди нен.со входом второго распределителя импульсов, первый вЂ” одиннадцатый выходы которого соединены соответственно со вторыми входами первого, второго и третьего элементов ИЛИ, с четвертым выходом блока управления, с первым входом пятого элемента ИЛИ, с восьмым выходом блока управления, со вторыми входами четвертого и пятого элементов ИЛИ, с десятым, одиннадцатым и девятым выходами блока управления, второй вход третьего элемента И соединен с первым входом блока управления и с нулевым входом первого триггера, нулевой вход второго триггера соединен через дешифратор с третьим входом блока управления, выходы первого вЂ” пятого элементов ИЛИ соединены соответственно с первым, вторым, третьим, седьмым и пятым выходами блока управления, причем блок предварительного анализа содержит регистр, семь счетчиков, три схемы сравнения, делитель частоты, сумматор, узел управления, узел измерения, четыре группы элементов И

I группу элементов И вЂ” НЕ, три группы элементов ИЛИ, элемент НЕ, два эле,мента И, три элемента ИЛИ, причем группа выходов регистра соединена с группами информационных входов первого вЂ” четвертого счетчиков и с пер" вой группой входов первой схемы сравнения, выход которой соединен с первым входом узла управления и с первьач входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с суммирующим входом пятого счетчика, группа выходов которого соединена с первыми входами соответствующих эле1108 ментов ИЛИ первой группы, с первой группой входов второй схемы сравнения и с первой группой входов третьей схемы сравнения, выход которой соединен с первыми входами элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с первой груп пой информациойных выходов блока пред-O варительного анализа, группа выходов третьего счетчика соединена соответственно с первой группой входов узла управления и с группой информационных входов делителя частоты, выход кото-15 рого соединен с суммирующим входом шестого счетчика, группа выходов которого соединена со второй группой входов узла управления, с первыми входами соответствующих элементов

И-НЕ группы и первыми входами элементов И второй группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ третьей группы, выходы элементов И-НЕ группы сое- 5 динены со вторыми входами соответствующих элементов ИЛИ третьей группы, выходы которых соединены с группой входов сумматора, группа выходов которого соединена с группой информационных входов седьмого счетчика, группа выходов которого соединена с первьнии входами соответствующих элементов И третьей группы, со вторыми входами соответствующих элементов

45 группой входон первой схемы сравнения, группа выходов первого счетчика соединена со вторыми входами соответствующих элементов И первой группы и со второй группой входов

50 третьей схемы сравнения, выходы элементов ИЛИ первой группы соединены с первыми входами соответствующих элементов И четвертой группы, выходы ко" торых соединены со второй группой информационных выходов блока предварительного анализа, вход узла измерения соединен со вторым контрольныи входом блока предварительного

451 анализа, вход-выход узла измерения соединены с первым входом первого элемента И и через элемент HF. с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента И и со вторым входом узла управления, выход первого элемента ИЛИ соединен с вычитаюшям входом четвертого счетчика, выход переноса которого соединен с третьим входом узла управления и третьим управляющим выходом блока предварительного анализа, выход переноса третьего счетчика соединен с,четнертым входом узла управления, выход переноса первого счетчика соединен с пятым входом узла управления, выход переноса шестого счетчика соединен с шестым входом узла управления, управляющий вход блока предварительного анализа соединен с седьмым входом узла управления группа информационных входов регистра является группой информационных входов блока предварительного анализа, первый контрольный вход блока предварительного анализа соединен с первым входом первого элемента И, первый-восемнадцатый выходы узла управления соединены соответственно с первым управляющим выходом блока предварительного анализа, со вторым управляющим выходом блока предварительного анализа и вторым входом первого элемента И, со входами разрешения записи третьего и четвертого счетчиков, с суммирующим входом третьего счетчика, со входом разрешения записи первого счетчика, первым входом второго элемента ИЛИ и вторым нходом первого элемента ИЛИ, с вычитающим входом первого счетчика и третьими входами элементов И первой группы, с вычитакищим входом третьего счетчика, со вторыми входами элементов И второй группы, со вторыми входами элементов И-НЕ группы, со входом разрешения "записи седьмого счетчика, с нычитающим входом седьмого счетчика, со входом разрешения записи регистра, со входом разрешения записи второго счетчика и вторым входом второго элемента ИЛИ, с суммирующим входом второго счетчика, с вычитающим входом шестого счетчика, и суммирующим входом седьмого счетчика и третьими входами элементов И

1108451

9 третьей группы, со вторым входом второго элемента И, с управляющим входом делителя частоты, со вторыми входами элементов И четвертой группы и четвертым управляющим выходом блока предварительного анализа.

Узел управления блока предварительного анализа содержит регистр сдвига, четыре распределигеля импульсов, два дешифратора, десять тригге- lo ров, семнадцать элементов И, пять элементов ИЛИ, два генератора импульсов, причем выход первого генератора импульсов соединен с первыми входами первого, второго, третьего, и четвертого элементов И, выход второго генератора импульсов соединен с синхронизирующим входом первого триггера и первыми входами пятого девятого элементов И, второй вход и выход пятого элемента И соединены соответственно с прямым выходом второго триггера и со входом первого распределителя импульсов, первый, второй, третий, четвертый выходы которого соединены соответственно с первым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, с единичным входом третьего триггера, с нулевым входом второго триггера, и первым входом третьего элемента

ИЛИ, выход которого соединен с единичным входом четвертого триггера, выход которого соединен со вторым входом шестого элемента И, выход которого соединен со входом второго рас35 пределителя импульсов, первый и второй выходы которого соединены соответственно с пятым выходом узла и с единичным входом пятого триггера

40 выход которого соединен со вторым входом второго элемента И, выход которого соединен с шестым выходом узла, первый вход десятого элемента И соединен со вторым входом блока первым

45 входом четвертого элемента ИЛИ, информац

Устройство для автоматического поиска дефектов в логических блоках

Патент 1108451