Устройство для функционального контроля больших интегральных схем

Устройство для функционального контроля больших интегральных схем

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ . СХЕМ, содержащее блок аналоговых компараторов , первый и второй триггеры , два триггера памяти, выходной триггер, блок задержки, блок комму тации, три входные и выходные клеммы клемму для подключения объекта контроля , вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые входы которых соединены с входом блока задержки и первой входной клеммой, выходы триггеров памяти раздельно соединены с первым ;и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выг ход - с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, отличающееся тем, что, с целью повьшения частоты контроля ; путем уменьшения ширины зон неопределенности , выходной, первый и второй триггеры вьшолнены в виде iD-тригге§ ров, первые входы первого и второго (Л триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки с вторым входом выходного триггера, третий вход которого соединен с высо ходом второго триггера. о 00 ч1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(52) С 0" R 31/28

Щ Р1 (6 Д, р л

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

По ДЕЛАМ ИЗОБ ЕТЕНИЙ И ОТНРЫТИЙ (21) 3572943/18-21 (22) 04.04.83 (46) 23.08.84. Бюл. К- 31 (72) B.È.Ñàìñoíîâ и Д.А.Ефремов (53) 621.317.799(088.8) (56) i. Ерлашев В.П., Носачев В.M.

Система контроля динамического функционирования больших интегральных схем.-"Электронная техника", сер.8, вып. 5(83), 1980, с. 110-114, рис.2.

2. Заявка Японии Р 57-18593, кл. G 01 R 31/26. (54)(57) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ

СХЕМ, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триггер, блок задержки, блок коммутации, три входные и выходные клеммы

1 клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые

„„SU„„1109687 входы которых соединены с входом блока задержки и первой входной клеммой, выходы триггеров памяти раздельно соединены с первым .и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а вы». ход — с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения -частоты контроля путем уменьшения ширины зон неопределенности, выходной, первый и второй триггеры выполнены в виде 3-триггеO ров, первые входы первого и второго Е триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных С ,триггеров - с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом бло- > ка коммутации, выход блока задержки— с вторым входом выходного триггера, третий вход которого соединен с выходом второго триггера.

1 11096

Изобретение относится к контрольно-измерительной технике, а более конкретно к измерительному оборудованию для полупроводниковых приборов, и может быть использовано в систе5 мах автоматического контроля динамического функционирования цифровых узлов электронной аппаратуры.

Известно устройство аналогового назначения, содержащее компараторы

"0" и "1", подключенные своими входами к контролируемой БИС, схему управления строб-импульсами, связанную с компараторами, коммутатор, входы которого раздельно соединены с вы15 ходами компараторов и входной клеммой для подключения источника эталонной информации, а выход коммутатора соединен с выходной клеммой для подключения средств обработки результата

20 контроля f1j .

Недостатком известного устройства является относительно низкая частота контроля.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее сопрягаемую цепь состоящую из инвертора и параллельно соединенных диодно-резистивных цепочек, контактное устройство для включения испытуемой БИС, блок анало30 говых компараторов, пять триггеров, два из которыхЭ -триггеры памяти, а остальные AS -триггеры, узел коммутации, выполненный на логических элементах И-НЕ, блок коммутации, образованный двумя логическими элементами И-НЕ и четырехвходовым элементом ИЛИ, линию задержки, инвертор, . два логических элеменга ИСКЛЮЧАЮЩЕЕ

ИЛИ, шесть входных клемм для подклю- ®О чения источников управляющих сигналов и выходную клемму для вывода результата контроля на информационную обработку (2g.

Недостатком данного устройства является относительно низкая частота контроля БИС, обусловленная наличием зон неопределенного состояния узлов устройства, имеющих место в начале и конце контролируемого периода. Ширина50 этих зон определяется разбросом задержек распространения управляющих сигналов, поступающих на К -входы

RS-триггеров и входы логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а также 55 шириной стробирующего сигнала, поступающего на вторые входы3-триггеров и через линию задержки — йа входы ло87 а гических элементов И-HE блока коммутации. Так, при выполнении узлов уст1 ройства на микросхемах ЭСЛ-логики (например, серии 500), имеющих задержки переключения сигналов порядка 3-4 нс, точности установки указанных управляющих сигналов относи-. тельно друг друга порядка +1-2 нс и— длительности стробимпульса 3-5 нс ширина указанных зон составит 10-15 нс.

Для гарантированного обеспечения достоверности контроля строб-импульс необходимо устанавливать так, чтобы его длительность не перекрывалась шириной зоны, т.е. не позднее, чем за 10-15 нс до конца периода. Если, например, период контроля равен

100 нс, то строб-импульс устанавливают в интервале 5-85 нс. Это приводит к снижению частоты функционального контроля, поскольку с увеличением частоты уменьшается рабочий интервал, где возможно установление строб-импульса. При этом известное устройство обеспечивает лишь контроль БИС с рабочими частотами, не превышающими 20 МГц (50,0 нс), в противном случае не исключена возмож:ность попадания контролируемого сигнала в зону неопределенности с низ-! кой достоверностью контроля °

Цель изобретения — повьппение частоты контроля путем уменьшения ширины зон неопределенности.

Поставленная цель достигается тем, что в устройстве для функционального контроля БИС, содержащее блок аналоговых компараторов, первый и второй триггеры, два триггера памяти, выходной триггер, блок задержки, блок коммутации, три входные и выходную клеммы, клемму для подключения объекта контроля, вход блока аналоговых компараторов соединен с клеммой для подключения объекта контроля, а выходы раздельно соединены с первыми входами триггеров памяти, вторые входы которых соединены с входом блока задержки и первой входной клеммой,выходы триггеров памяти раздельно соединены с первым и вторым входами блока коммутации, третий вход которого соединен с неинвертирующим выходом первого триггера, а выход — с первым входом выходного триггера, соединенного своим выходом с выходной клеммой устройства, выходной,.первый и второй триггеры выполнены в виде

9-триггеров, первые входы первого и

1109687 второго триггеров раздельно соединены с второй и третьей входными клеммами устройства, вторые входы указанных триггеров — с первой входной клеммой, инвертирующий выход первого триггера соединен с четвертым входом блока коммутации, выход блока задержки — с вторым входом выходного триггера, третий вход которого соединен с выходом второго триггера.

1О

При таком выполнении предлагаемое устройство позволяет исключить влия-. ние на ширину зоны задержек распространения управляющих сигналов, поступающих на 3 -входы управляющих триггеров (первого и второго) за счет одновременного стробирования триггеров памяти и управляющих триггеров

) а также исключить влияние длительности строб-импульса на ширину зоны за счет привязки работы выходного триггера к временному положению задержанного строб-импульса и тем самым свести ширину зоны неопределенности к точности установки управляющих сигналов относительно друг друга, т. е. к

1-2 нс. Это, в свою очередь, позволило значительно повысить частоту контроля (до 100 И ц при длительности строб-импульса 5 нс, т.е. в 5 раз по, 30 сравнению с известным техническим решением) .

На фиг. 1 изображена функциональ-. ная схема устройства для функциональНОГО кОнтроля БИС по ОднОму выводу 35 на фиг. 2 — временные диаграммы, поясняющие работу устройства.

Устройство содержит блок 1 аналоговых компараторов, выполненный на усилителях 2 и 3, триггеры 4 и 5 па- 4О мяти, выходной триггер 6, триггеры 7 и 8, блок 9 задержки, блок 10 коммутации, выполненный на логических элементах И 11 и 12, ИЛИ 13, клемму

14 для подключения объекта контроля, 45 входные клеммы 15-17 и выходную клемму 18.

Первые входы усилителей 2 и 3 блока 1 аналоговых компараторов соединены с клеммой 14 для подключения 5g контактного устройства с испытуемой

БИС (не показано). Вторые входы усилителей 2 и 3 соединены с источниками

19 (0 > ) и 20 (Ущ, ) опорных напряжеI ои ний, задающих программируемые значения логических уровней "1" и "0" соответственно. Выходы усилителей

2 и 3 раздельно соединены с первыми входами триггеров 4 и 5 памяти, предназначенных для запоминания выходных состояний соответствующих усилителей. Усилитель 2 конструктивно объединен с триггером 4 памяти и выполнен на микросхеме 597СА1. Аналогичным образом усилитель 3 совмещен с триггером 5 в указанной микросхеме. Вторые входы триггеров 4 и 5 соединены с первыми входамиЭ -триггеров 7 и 8, входом блока 9 задержки и входной клеммой 15 устройства!

Триггер 7 служит для временного хранения сигнала управления выбором соответствующего коммутатора, триггер

8 — для временного хранения сигнала управления работой выходного триггера 6, служащего для формирования сигнала, несущего информацию о результате контроля (годен-брак). Триггеры

6-8 выполнены на микросхемах 500TN231.

Выходы триггеров 4 и 5 памяти раздельно соединены с первыми входами логических элементов И 11 и 12, образующими первый и второй входы блока 10 коммутации; выходы триггера 7 раздельно соединены с вторыми входами этих элементов, образующими третий и четвертый входы блока 10 коммутации.

Логические элементы И 11 и 12 служат для пропускания сигналов с выходов триггеров 4 и 5 памяти на логический элемент ИЛИ 13 по сигналам управления с триггера 7. Логический элемент

ИЛИ 13 предназначен для пропускания сигналов на вход выходного триггера

6. Блок 10 коммутации выполнен на микросхеме 500 ЛК 117. Второй вход выходного триггера 6 соединен с выходом триггера 8, а третий вход триггера 6 — с выходом блока 9 задержки, служащего для задержки стробимпульса, поступающего на входную клемму 15 устройства, на время переключения триггеров 4 и 5 и элементов блока 10 коммутации (в данном случае время задержки составляет 6 нс) .

Блок 9 задержки выполнен на микросхемах серии 500. Входная клемма 16 служит для подключения источника эталонной информации (не показан), входная клемма 17 — для подключения источника управляющих сигналов записи-считывания информации (не показан),а выходная клемма 18 — для подключения средств обработки информациирезультата контроля (не показаны) .

Работа устройства при контроле .

БИС по одному выводу происходит следующим образом.

11096

На входную клемму 14 устройства (входы усилителей 2 и 3 блока аналоговых компараторов) поступает импульсная последовательность (отклик испытуемой БИС на воздействие) с заданной частотой контроля (фиг. 2a).

В блоке 1 аналоговых.компараторов происходит сравнение сигналов этой

f1 t1 последовательности с уровнями 1 и

"0", задаваемыми источниками 19 и 20 опорных напряжений. На входную клемму

16 и, следовательно, второй вход триггера 7 поступает сигнал эталонной информации (фиг 2б), на входную клемму 17 (второй вход триггера 8) 15 поступает сигнал управления работой выходного триггера (фиг. 2б).. По дос:тижении контролируемым сигналом уровня "0" (фиг. 2 1, момент времени 1 ) срабатывает усилитель 3 блока 1 ана- 20 логовых компараторов, и на его выходе формируется сигнал, показанный на фиг. 2 . Аналогичным образом в момент времени ь срабатывает усилитель

2 (фиг. 2g). С приходом стробирующе- 25 го импульса на входную клемму 15 и, следовательно, вт©Рые входы триггеров 4-8 (фиг. 2,.момент времени1 ), в последние записывается информация установленная на первых входах наз- Зц ванных триггеров. При этом на выходе триггера 4 устанавливается сигнал, показанный на фиг. 2м. На выходе триггера 5 — сигнал, показанный на фиг. 2у, на прямом и инверсном выходах триггера ? — сигналы, показанные: на фиг. 2й,й, соответственно; на выходе триггера 8 - сигнал, изображенный на фиг". 2 м(°

Выходные сигналы, поступающие с. 40 прямого и инверсного выходов триггера

7 на входы блока 10 коммутации, разрешают прохождение сигналов с вьглодов триггеров 4 и 5 памяти на вход выходного триггера 6. Если на входную клемму 16 (первый вход триггера 7) приходит "1", то через блок 10 коммутации разрешено прохождение сигнала с выхода триггера 4, если "0", то проходят сигналы с выхода триггера 5.

Выходная информация с выхода блока 10 коммутации (фиг. 2„ц) посредством задержанного в блоке 9 стробимпульса (фиг. 2Н, момент времени ь ) переписывается в триггер 6 при сигнале разрешения с выхода триггера 8 ("0" — сигнал разрешения, "1" - сигнал запрета). Если контролируемая импульсная последовательность сигна-. лов соответствует по своим уровням .заданным значениям "0" и "1", а также соответствует своему ожидаемому местоположению, фиксируемому стробимпульсом, поступающим на входную клемму 15, то на выходе триггера 6 сигнал отсутствует. Это означает, что контролируемая БИС явдяется годной. В противном случае на выходе триггера 6 Формируется сигнал несоответствия входной импульсной последовательности заданным значениям, т. е. сигнал "Брак" (Фиг. 20, момент времени ) .

Таким образом, в предлагаемом устройстве обеспечивается одновременная запись сигнальной и управляющей информации в соответстующие триггеры памяти и управляющие триггеры посредством строб-импульса. Тем самым исключаются задержки распространения управляющих сигналов в узлах устройства, влияющие на ширину зоны неопределенности. Кроме того, изменение пути прохождения строб-импульса с выхода блока задержки на выходной триггер (не через блок коммутации, как эго имеет место в известном устройстве, а.минуя его) также позволило исключить влияние длительности стробимпульса на ширину зоны неопределенности.

Преимущество предлагаемого устройства заключается в повышении частоты и, следовательно, достоверности контроля схем с высокими рабочими частотами.

ЗНИИПИ Заказ 6026!31

Тираж 711 Подписное

Филиал ИПП "Патент", г. Ужгород, ул. Проектная, 4