Параллельное микропрограммное устройство управления

Параллельное микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

 

1. ПАРАЛЛЕЛЬНОЕ МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первьй и второй блоки памяти микрокоманд, первый и второй регистры микрокоманд, первый и второй регистры адреса, первый и второй формирователи адреса, регистр кода операции, элемент ЗИ-ИЛИ, генератор импульсов, первьй и второй триггеры управления, триггер пуска, первый и второй коммутаторы кода операции, первьй и второй коммутаторы микроопераций , первьй - девятый элементы И, первьй - шестой элементы ИЛИ, одновибратор, причем вход кода операции устройства соединен с информационным входом регистра кода операции , вход пуска устройства соединен с входом синхронизации регистра кода операции и единичным входом триггера пуска, единичный выход которого соединен с входом генератора импульсов , нулевой выход первого триггера управления соединен с первым входом первого элемента И, выход которого соединен с входом одновибратора, первый и второй ходы логических условий устройства соединены с первыми входами соответственно первого и второго формирователей адреса, выходы которых соединены с первыми информационными входами соответственно первого и второго регистров адреса, выходы немодифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с вторыми информационньии входами соответственно первого и второго регистров адреса, выходы которых соединены с входами первого и второго бйоков памяти микроксманд соответственно, выходы первого и второго блоков памяти соедине .иы с информационными входами соответ ственно первого и второго регистров микрокоманд, выходы модифицируемых разрядов адреса которых соединены с вторыми входами первого и второго формирователей адреса соответственно, выходы второго и третьего элеменСО тов И соединены с входами синхронизации соответственно первого и треСП тьего регистров микрокоманд, выходы кода логических условий которых соединены с третьими входами первого и второго формирователей адреса соответственно , выход формирователя сигнала ошибки соединен с выходом ошибки устройства и первым входемя первого элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, отличающееся тем, что, с целью повышения экономичности, в него введены третий блок памяти микрокоманд , третий регистр адреса, блок коммутации сигналов обнуления.

СОЮЗ СОВЕТСКИХ

00UW

РЕСПУБЛИК . (19) (11) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 ювл м (21) 3573465/18-24 (22) 06. 04. 83 (46) 23.08.84. Бюл. 31 (72) В.С.Харченко, Г.Н.Тимонькин, С.Н.Ткаченко, С.Б.Кальченко и О.Н.Чигрин (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

¹ 437072, кл. G 06 F 9/22, 1974.

2. Авторское свидетельство СССР

¹ 451080, кл. С 06 F 9/22, 1974.

3. Авторское свидетельство СССР № 830383, кл. G 06 Г 9/22, 1981.

4. Авторское свидетельство СССР

¹;1020825, кл.G 06 Р 9/22, 1982 (прототип). (54)(57) 1. ПАРАЛЛЕЛЬНОЕ ИИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры микрокоманд, первый и второй регистры адреса, первый и второй формирователи. адреса, регистр кода операции, элемент ЗИ-HJIH, .генератор импульсов, первый и второй триггеры управления, триггер пуска, первый и второй коммутаторы кода операции, первый и второй коммутаторы микроопераций, первый — девятый элементы И, первый — шестой элементы ИЛИ, одновибратор, причем вход кода опе- . рации устройства соединен с информационным входом регистра кода операции, вход пуска устройства соединен с входом синхронизации регистра кода операции и единичным входом триггера пуска, единичный выход которого соединен с входом генератора импульсов, нулевой выход первого триггера управления соединен с первым вхо3(59 G 0 9 2 С 06.P 11 00 дом первого элемента И, выход которого соединен с входом одновибратора, первый и второй входы логических условий устройства соединены с первыми входами соответственно первого и второго формирователей адреса, выходы которых соединены с первыми информационными входами соответственно первого и второго регистров адреса, выходы немодифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с вторыми информационными входами соответственно первого и второго регистров адреса, выходы которых соединены с входами первого и второго блоков памяти мик.рокоманд соответственно, выходы первого и второго блоков памяти соедине.ны с информационными входами соответ ственно первого и второго регистров микрокоманд, выходы модифицируемых разрядов адреса которых соединены с .вторыми входами первого и второго формирователей .адреса соответственно, выходы второго и третьего элементов И соединены с входами синхронизации соответственно первого и третьего регистров микрокоманд, выходы кода логических условий которых соединены с третьими входами первого и второго формирователей адреса соответственно, выход формирователя сигнала ошибки соединен с выходом ошибки устройства и первым входом первого элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, о т л и ч а ю щ е е с я тем, что, с целью повышения экономичности, в него введены третий блок памяти микрокоманд, третий регистр адреса, блок коммутации сигналов обнуления, 750

1109 третий регистр микрокоманд, третий формирователь адреса, первый и вто рой блоки ассоциативной памяти, коммутатор логических условий и третий коммутатор кода операций, причем первый и второй, входы логических условйй устройства соединены соответственно с первым и вторым информационными входами коммутатора логических условий, выход которого соединен с первым входом третьего формирователя адреса, выход третьего формирователя адреса соединен с первым информационным входом третьего регистра адреса, выход которого соединен.с входом третьего блока памяти микрокоманд, выход третьего блока памяти микрокоманд соединен с информационным входом третьего регистра микрокоманд, выходы немодифицируемых разрядов адреса, модифицируемого разряда адреса и кода-логических условий которого соединены соответственно с вторым информационным входом регистра адреса, вторым и третьим входами третьего формирователя адреса, первый выход регистра кода операции соединен с входом первого блока ассоциативной памяти и первыми информационными входами первого, второго . и третьего коммутаторов кода операции,, выходы которых соединены с третьими информационными входами первого, второго и третьего регистров адреса соответственно, выход одновибратора соединен с вторым входом первого элемента ИЛИ, второй выход регистра кода операции соединен с входом второго блока ассоциативной памяти, вторыми информационными входами первого, второго и третьего

i коммутаторов кода операции, выходы второго и третьего элементов ИЛИ соедийены с первыми входами соответственно четвертого и пятого элементов И, выходы которых соединены с единичными входами первого и второго триггеров управления соответственно, первый выход генератора импульсов соединен с вторыми входами четвертого и пятого элементов И и первыми входами шестого, седьмого и восьмого элементов И, выходы которых соединены с входами синхронизации первого, второго и третьего регистров адреса соответственно, второй выход генер атора тактовых импульсов соединен с первыми входами второго, третьего и девятого элементов И, выход которого соединен с входами синхронизации третьего регистра микрокоманд, выход микроопераций первого регистра микрокоманд соединен с первым и вторым информационными входами первого коммутатора микроопераций, группа выходов которого является первым выходом микроопераций устройства, выход микроопераций второго регистра микрокоманд соединен с первым и вторым информационными входами. второго . коммутатора микроопераций, группа выходов которого является вторым выходом микроопераций устройства, выход микроопераций третьего регистра микрокоманд соединен с треТьими информационными входами второго коммутатора и первого коммутатора микроопераций, выход конца операции группы.выходов которого соединен с нулевым входом первого триггера управления, выход конца операции группы выходов второго коммутатора микроопераций соединен с нулевым входом второго триггера управления, нулевой выход которого соединен с вторым входом первого элемента И, первый выход первого блока ассоциативной памяти соединен с первыми управляю-щими входами первого коммутатора кода операции и первого коммутатора мнкроопераций, первым входом элемента ЗИ-ИЛИ и первыми входами второго и четвертого элементов ИЛИ, выход которого соединен с вторыми входами второго и шестого элементов И, первый выход второго блока ассоциативной памяти соединен с вторыми входами второго, четвертого элементов ИЛИ и элемента ЗИ-ИЛИ и вторыми управляющими входами первого коммутатора микроопераций и первого коммутатора кода операции, выход которого соединен с третьим. информационным входом пер-. вого регистра адреса, вторые выходы первого и второго блоков ассоциативной памяти соединены соответственно с первым и вторым управляющими входами коммутатора логических условий, третий выход первого блока ассоциативной памяти соединен с первым входом третьего элемента ИЛИ, с первыми управляющими входами второго коммутатора кода операции и второго коммутатора микроопераций, третьим входом элемента ЗИ-ИЛИ и первым входом пятого элемента ИЛИ, выход которого соединен с вторыми входами третьего и седьмого элементов И, третий выход

1109750 ка коммутации сигналов обнуления, первый и второй выходы группы вьгходов которого соединены с первым и вторым установочными входами регистра кода операции соответственно. второго блока ассоциативной памяти соединен с четвертым входом элемента ЗИ-ИЛИ, вторыми входами третьего и пятого элементов ИЛИ и вторыми управляющими входами второго коммутатора микроопераций и второго коммутатора кода операции, выход которого соединен с третьим информационным входом второго регистра адреса, второй выход первого блока ассоциативной памяти соединен с первым управляющим входом третьего коммутатора адреса, пятым входом элемента ЗИ-ИЛИ, третьим управляющим входом первого коммутатора микроопераций, третьим входом второго элемента ИЛИ и первым входом шестого элемента ИЛИ, выход которого соединен с вторыми входами восьмого и девятого элементов И, второй выход второго блока ассоциативной памяти соединен с третьим входом третьего элемента ИЛИ, вторым входом шестого элемента ИЛИ, шестым входом элемента ЗИ-ИЛИ, третьим управляющим входом второго коммутатора микроопераций и вторым управляющим входом третьего коммутатора кода операции, выход которого соединен с третьим информационным входом третьего регистра адреса, первый — третий выходы первого и второго преобразователей кода операции в начальный адрес соединены с группой управляющих входов блока коммутации сигналов обнуления, выходы конца операции, групп выходов первого и второго коммутаторов микроопераций соединены с группой информационных входов бло2.. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок коммутации сигналов обнуления содержит первый и второй коммутаторы, первый и второй элементы ИЛИ, первый и второй одновибраторы, причем первый и второй входы группы управляющих входов блока соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым управляющим входом первого коммутатора, третий и четвертый входы группы управляющих входов блока соединены соответственно с вторым управляющим входом первого и первым управляющим входом второго коммутаторов, выходы которых через первый и второй одновибраторы соединены соответственно с первым и вторым выходами группы выходов блока, пятый и шестой входы группы управляющих входов блока соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, первый вход группы информационных входов блока соединен с первыми информационными входами первого и второго коммутаторов, второй вход группы информационных входов блока соединен с вторыми информационными входами первого и второго коммутаторов.

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке устройств управления параллельными процессами вычислительных и управляющих систем.

Известны микропрограммные устройства управления, содержащие первый и .второй блоки памяти микрокоманд, 10 регистры микрокоманд и адреса, формирователи адреса, триггеры, элементы И (11 и (2).

Недостатками указанных устройс гв являются низкая производительность и узкая область применения, обусловленные их невозможностью управления параллельными процессами..

Известно микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй коммутаторы, блок синхронизации, первый и второй триггеры управления, элементы.И, ИЛИ 3 ).

1 309750

Недостаток такого устройства— низкая производительность, обуслов-. ленная отсутствием технических средств для управления параллельными .процессами и перетактовкой схемы при последовательном выполнении двух четных (нечетных) микрокоманд.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является параллельное микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры. адреса, первый и второй регистры микрокоманд, схему сравнения, первый — четвертый коммутаторы, формирователь тактовых импульсов, первый и второй формирователи адреса, первый — пятый триггеры управления, первый — восьмой элементы И, первыйседьмой элементы ИЛИ, первый и второй элементы И-НЕ, одновибратор, блок элементов ИЛИ, причем вход логических условий устройства соединен с первыми информационными входами первого и второго формирователей адреса, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, вход кода операции устройства соединен с вторыми информационными входами первого и второго регистров адреса, выходы которых соединены с информационными входами соответственно первого и второго блоков памяти микрокоманд, выходы первого и второго элементов И соединены с управляющими входами соответственно первого и второго блоков памяти микрокоманд, выходы которых соединены с входами соответственно первого и второго регистров микрокоманд, первые управляющие выходы первого и второго регистров микрокоманд соединены с единичными входами соответственно первого и второго триггеров управления, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого является выходом микроопераций устройства, выход адреса первого регистра микракоманд соединен с первыми информационными входами первого и второго коммутаторов, выход адреса второго регистра микрокоманд соединен с вторыми информационными входами первого н второго коммутаторов, выходы которых соединены с вторыми информационными входами соответственно первого и второго формирователей адреса, вход кода операции устройства через первый элемент.ИЛИ соединен с единичным входом третьего триггера управления, единичный выход которого соединен с входом формирователя тактовых импульсов, первый выход формирователя. тактовых импульсов соедиlp нен с нулевыми входами триггеров полей микроопераций первого и второго регистров микрокоманд и с первыми информационными входами третьего и четвертого коммутаторов, выходы котоf5 рых соединены с первыми входами соответственно первого и второго элементов И, второй и третий выходы формирователя тактовых импульсов соединены соответственно с вторыми и тре2О тьими информационными входами третьего и четвертого коммутаторов, единичный выход четвертого триггера управления соединен с первыми управляющими входами третьего, четверто25 го коммутаторов, первыми входами третьего, четвертого, пятого элементов И и первого и второго элементов И-НК, выходы которых соединены с вторыми входами соответственно пер5б ваго и второго элементов И, второй управляющий выход первого регистра микрокоманд соединен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым

35 управляющим входом первого коммутатора, второй управляющий выход второго регистра микрокоманд соединен с первым входом четвертого и вторым вхо дом второго элементов ИЛИ, выход

40 которого сбединен с Т-входом пятого

I триггера управления единичный выход пятого триггера управления соединен с вторыми управляющими входами третьего и четвертого коммутаторов, а нулевой

4 выход соединен с третьими управляющи-.

45 ми входами третьего и четвертого коммутаторов, третьи управляющие выхо-. ды первого и второго регистров микрокоманд через пятйй элемент ИЛИ сое50 динены с единичным входом четвертого триггера управления, нулевой выход которого соединен с вторым управляющим входом первого коммутатора и первым управляющим входом второго

55 коммутатора, нулевые выходы первого и второго триггеров управления соединены с вторыми входами соответст:венно третьего и пятого элементов И, выходы которых соединены с вторыми

1109750

40 входами соответственно третьего и четвертого элементов ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, третьи управляющие выходы первого и второго регистров микрокоманд соединены с третьими управляющими входами соответственно первого и второго коммутаторов, единичный выход первого триг— гера управления соединен с вторым !О входом первого элемента И-НЕ и первым входом шестого элемента И, единичный выход второго триггера управ.— ления соединен с вторым входом второго элемента И-НЕ и вторым входом 15 шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И, а через одновибратор — с нулевыми входами первого, второго и четвертого триггеров 20 обнуления, выходы адреса первого и второго регистров микрбкоманд соединены соответственно с первым и вторым входами схемы сравнения, прямой и инверсный выходы которой соедине- 25 ны с вторыми входами соответственно седьмого и восьмого элементов И, выход седьмого элемента И соединен с третьими, входами третьего и четвертого элементов ИЛИ, выход восьмого элемента И, соединен с первыми входами шестого и седьмого элементов ИЛИ, выходы которых соединены соответственно с нулевым входом третьего триггера управления и выходом ошибки устройства, выход конца операции блока . элементов ИЛИ соединен с вторыми входами шестого элемента ИЛИ и четвертого элемейта И, выход которого соединен с вторьм входом седьмого элемента ИЛИ f4).

Недостатком известного устройства является низкая экономичность, обусловленная избыточным объемом блоков памяти микрокоманд.

В известном устройстве имеются два блока памяти микрокоманд, в которых записаны микропрограммы, реализуемые в последовательном и параллельном режимах. В последовательном ре50 жиме известное устройство функционирует по двуплечевой схеме, т..е. микрокоманды поочередно считываются из блоков памяти, в параллельном режиме микрокоманды параллельно считы55 ваются из двух блоков памяти и поступают на объект (объекты) управления.

Хранение в блоках памяти известного устройства большого числа повторяющихся микропрограмм обусловливает его низкую экономичность, а следовательно, и низкую надежность.

Цель изобретения — повышение экономичности устройства.

Поставленная цель достигается тем,, что в параллельное микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры микрокоманд, первый и второй регистры адреса, первый и второй формирователи адреса, регистр кода операции, элемент ЗИ-ИЛИ, генератор импульсов, первый и второй триггеры управления, триггер пуска, первый и второй коммутаторы кода операции, первый и второй коммутаторы микроопераций, пер-; вый — девятый элементы И, первый— шестой элементы ИЛИ, одновибратор, причем вход кода операции устройства соединен с информационным входом регистра кода операции, вход пуска устройства соединен с входом синхронизации регистра кода операции и единичным входом триггера пуска, единичный выход которого соединен с входом генератора импульсов, нулевой выход первого триггера управления соединен с первым входом первого элемента И, выход которого соединен с входом одновибратора, первый и второй входы логических условий устройства соединены с первьми входами соответственно первого и второго формирователей адреса, выходы которых соединены с первыми информационными входами соответственно первого и второго регистров адреса, выходы немодифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с вторыми информационными входами соответственно первого и второго регистров адреса, выходы которых соединены с входами первого и второго блоков памяти микрокоманд соответст венно, выходы первого и второго блоков памяти соединены с информационными входами соответственно первого и второго регистров микрокоманд, выходы модифицируемых разрядов адреса которых соединены с вторыми входами первого и второго формирователей адреса соответственно, выходы второго и третьего элементов И соединены с входами синхронизации соответственно первого и третьего регистров микро- и второго триггеров управления соот. ветственно, первый выход генератора импульсов соединен с вторыми входами четвертого и пятого элементов И и первыми входами шестого, седьмого и восьмого элементов И, выходы которых соединены с входами синхронизации первого, второго и третьего регистров адреса соответственно, второй выход генератора тактовых импульсов соединен.с первыми входами второго, третьего и девятого элементов И, выход которого соединен с входами синхронизации третьего регистра микрокоманд, выход микроопераций первого регистра микрокоманд соединен с первым и вторым информационными входами первого коммутатора микроопераций, группа выходов которого является первым выходом микроопераций устройства, выход микроопераций второго регистра микрокоманд соединен с первым и вторым информационными входами второго коммутатора микроопераций, группа выходов которого является вторым выходом микроопераций устройства, выход микрооперацнй третьего регистра микрокоманд соединен с третьими информационнымн входами второго коммутатора и первого коммутатора микроопераций, выход конца операции группы выходов которого соединен с нулевым входом первого триггера управления, выход конца операции группы выходов второго коммутатора микроопераций соединен с нулевым входом второго триггера управления, нулевой выход которого соединен с вторым. входом первого элемента И, первый выход первого блока ассоциативной памяти соединен с первыми управляющими входами первого коммутатора кода операции и первого коммутатора микроопераций, первые входом элемента ЗИ-ИЛИ и первыми входами второго и четвертого элемен.тов ИЛИ, выход которого соединен с вторыми входами второго и шестого элементов И, первый выход второго блока ассоциативной памяти соединен с вторыми входами второго и четвертого элементов ИЛИ и элемента ЗИ-ИЛИ и вторыми управляющими входами первого коммутатора микроопераций и первого коммутатора кода операции, выход которого соединен с третьим информационным входом первого регистра адреса, вторые выходы первого и второго блоков ассоциативной па7 1109750 команд, выходы кода логических усло.вий которых соединены с третьими входами первого и. второго формирователей адреса, соответственно, выход формирователя сигнала ошибки соединен с выходом ошибки .устройства и первым входом первого элемента ИЛИ, выход которого .соединен е нулевым входом триггера пуска, дополнительно введены

-третий блок памяти микрокоманд, тре- 10 тий регистр адреса, блок коммутации сигналов обнуления, третий регистр микрокоманд, третий формирователь адреса, первый и второй блоки ассоциативной памяти, коммутатор логичес- 15 ких условий и третий коммутатор кода операций, причем первый и второй входы логических условий устройства соединены соответственно с первым и вторым ииформационнымн входами ком- 20 мутатора логических условий, выход которого соединен с первым входом третьего формирователя адреса, выход третьего формирователя адреса соединен с первым информационным входом 25 третьего регистра адреса, выход которого соединен с входом третьего блока памяти микрокоманд, выход третьего блока памяти микрокоманд соединен с информационным входом третьего ре30 гистра микрокоманд, выходы немодифицируемых разрядов адреса, модифици. руемого разряда адреса и кода логических условий которого соединены соответственно с вторым информацион- 35 ным входом регистра адреса, вторым и третьим входами третьего формирователя адреса, первый выход регистра кода операции соединен с входом первого блока ассоциативной памяти

40. и первыми информационными входами первого, второго и третьего коммутаторов кода операции, выходы которых соединены с третьими информациокными, входами первого, второго и. тре45 тьего регистров адреса соответственно, выход одновибратора соединен с вторым входом первого элемента ИЛИ, второй выход регистра кода операции соединен с входом второго блока

50 ассоциативной, памяти, вторыми информационными входами первого, второго и третьего коммутаторов кода операции, выходы второго и третьего эле55 ментов ИЛИ соединейы с первыми входами соответственно четвертого и пятого элементов И, выходы которых соединены с единичными входами первого

1109750

1О яти соединены соответственно с перГ ,вым и вторым управляющими входами коммутатора логических условий, третий выход первого блока ассоциативной памяти соединен с первым входом третьего элемента ИЛИ, с первыми управляющими входами второго коммутатора кода операции и второго ком,.мутатора микроопераций, третьим входом элемента ЗИ-ИЛИ и первым входом пятого элемента ИЛИ, выход которого соединен с вторыми входами третьего и седьмого элементов И, третий выход второго блока ассоциативной памяти соединен с четвертым входом элемента ЗИ-ИЛИ, вторыми входами третьего и пятого элементов ИЛИ и вторыми управляющими входами второго коммутатора микроопераций и второго коммутатора -кода операции, выход которого соединен с третьим информационным входом второго регистра адреса, второй выход первого блока ассоциативной памяти соединен с первым управляющим входом третьего коммутатора адреса, пятым входом элемента ЗИ-ИЛИ, третьим управляющим входом первого, коммутатора микроопераций, третьим входом второго элемента ИЛИ и первьм входом шестого элемента ИЛИ, выход которого соединен с вторыми входами восьмого и девятого элементов И, второй выход второго блока ассоциативной памяти соединен с третьим входом третьего элемента ИЛИ, вторым входом шестого элемента ИЛИ, шестьи входом элемента ЗИ-ИЛИ, третьим управляющим входом второго коммутатора микроопераций и вторым управляющим входом третьего коммутатора кода операции, выход которого соединен с третьим информационным входом третьего регистра адреса, первый — третий выходы первого и второго преобразователей кода операции в начальный адрес соединены с группой управляющих входов блока коммутации сигна лов обнуления, выходы конца операции групп выходов первого и второго коммутаторов микроопераций соединены с группой информационных входов коммутатора сигналов обнуления, первый и второй выходы группы выходов которого соедйнены с первым и вторым установочными входами регистра кода операции соответственно.

Кроме то го, блок коммучации сигналов обнуления содержит первый и

В предлагаемом устройстве в нервом блоке памяти хранятся микропрограммы, предназначенные для управле- ния, как правило, только первым каналом (объектом), во втором блоке памяти хранятся микропрограммы, предназначенные для управления только вторым каналом, в третьем блоке памяти хранятся микропрограммы, используемые для управления как первьи, так и вторым каналами. При этом исключается (или существенно уменьшается) дублирование микропрограмм, используемых в режимах последовательного и параллельного управления.

Введение первого и второго блоков ассоциативной памяти, обусловленных ими связей позволяет по коду операции идентифицировать номер блока памяти микрокоманд, к которому долмнО быть произведено обращение (в котором хранится микропрограмма второй коммутаторы, первый и второй элементы ИЛИ, первый и второй одновибраторы, причем первый и второй входы группы управляющих входов блока соединены соответственно с первым и вторым входами первого элемента ИЛИ, .выход которого соединен с первым управляющим входом первого коммутатора, третий и четвертый входы группы управляющих входов блока соединены соответственно с вторым управляющим входом первого и первым управляющим входом второго коммутаторов, выходы которых через первый и второй одно-!

5 вибраторы соединены соответственно с первым и вторым выходами группы выходов блока, пятый и шестой входы группы управляющих входов блока соединены соответственно с первым и

20 вторым входами второго элемента ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, первый вход группы информационных входов блока соединен с первыми информационными входами первого и второго коммутаторов, второй вход груп- пы информационных входов блока соединен с вторыми информационными входами первого и второго коммутаторов.

З0 Сущность изобретения состоит в повышении экономичности устройства путем сокращения суммарного объема памяти микрокоманд за счет введения специального блока памяти и записи в него микропрограмм, реали35 зуемых в обоих каналах управления.

50

11 11097 с заданным кодом операции) и обеспе чить перекоммутацию элементов схемы для формирования требуемой конфигурации структуры.

Введение технических средств, образующих дополнительный канал микропрограммного управления, состоящий из третьего блока памяти микрокоманд, третьих регистров адреса и микрокоманд, а также третьего формировате- 10 ля адреса и обусловленных ими связей, дает возможность организовать хранение и считывание микропрограмм, используемых для управления первым и вторым объектами. 15

Введение коммутатора логических условий и обусловленных им связей позволяет обеспечить коммутацию сигналов логических условий, поступающих от первого и второго объектов 20 управления, при выполнении микропрограмм, хранимых в третьем блоке памяти микрокоманд.

Введение новых связей для коммутаторов, триггеров управления, элемен - 25 тов И и ИЛИ позволяет управлять формированием требуемой конфигурации струк-. туры.

Введение блока коммутации сигналов обнуления и обусловленных им связей З0 позволяет осуществлять избирательное

1 обнуление полей регистра кода операции при реализации последовательных и параллельных микропрограмм.

Таким образом, предлагаемое устройство отличается от известных по решаемой задаче — повышением экономичности на основе дифференцированного хранения микропрограмм ис 4 пользуемых в режимах последовательного и параллельного управления, по пути решения указанной задачи — использованием специального канала микропрограммного управления, реализующего алгоритмы унравления как первым, так и вторым объектами, по используемым техническим средствам— введением первого и второго блоков ассоциативной памяти третьих регистУ

50 ров адреса и микрокоманд, формирователя адреса и блока памяти микрокоманд, а также коммутатора логических условий и соответствующих им новых связей.

На фиг. 1 приведена функциональ-. ная схема предлагаемого устройства; на фиг. 2 - функциональная схема формирователя адреса; на фиг. 3 — пример построения первого и второго блоков ассоциативной памяти; на фиг. 4функциональная схема первого элемента ИЛИ с динамическим выходом; на фиг. 5 - функциональная схема блока коммутации сигналов обнуления.

Параллельное микропрограммное уст— ройство управления (фиг. 1) содержит первый 1,третий 2 и второй 3 блоки памяти микрокоманд, первый 4, третий 5 и второй 6 регистры адреса, первый регистр 7 микрокоманд, содержащий немодифицируемые 7.1 и модифицируемые 7.2 поля разрядов адреса, поле 7.3 логических условий и поле 7,4 микроопераций, третий регистр 8 микрокоманд, содержащий поля 8. 1-8.4 (назначение этих полей аналогично назначению полей 7.1-7.4 соответственно), второй регистр 9 микрокоманд, содержащий поля 9.1—

9.4 (их назначение аналогично назначению полей 7.1-7.4 соответственно), регистр 10 кода операции, сос тоящий из полей первого 10. 1 и второго 10, 2 кодов операций, первый 11 и второй 12 блоки ассоциативной памяти, первый 13, третий 14 и второй 15 формирователи адреса, первый 16,третий 17 и второй 13 коммутаторы кода операции, первый 19 и вто рой 20 коммутаторы микроопераций,,коммутатор 21 логических условий, элемент ЗИ-ИЛИ 22, триггер 23 пуска, первый 24 и второй 25 триггеры управления, генератор 26 импульсов, четвертый 27, пятый 28, первый 29, шестой 30, восьмой 31, седьмой 32, второй 33, девятый 34 и третий 35 элементы И, второй 36, третий 37, первый 38, четвертый 39, шестой 40 и пятый 41 элементы ИЛИ, блок 42 ком мутации сигналов обнуления.

Кроме того, на фиг. 1 использованы следующие обозначения: вход 43 кода операции устройства, первый 44 и второй 45 входы логических условий устройства соответственно, вход 46 пуска устройства, первый выход 47 микроопераций устройства и выход 47.1. микрооперации "Конец операции" соотвественно, второй выход 48 микроопераций устройства и выход 48.1 микрооперации "Конец операции" (второй параллельной микропрограммы) соответственно, выход 49 ошибки устройства, первый выход 50.1 первого блока 11, первый управляющий вход первого ком110975

13 мутатора 16 кода операции, первые входы элементов ИЛИ 36 и 39, первый вход элемента ЗИ-ИЛИ, первый управляющий вход первого коммутатора 19 микроопераций, второй выход 50.2 5 блока 11, первый управляющий вход третьего коммутатора 17 кода операции; первый управляющий вход коммутатора 21 логических условий, третий вход элемента ИЛИ 36, первый вход 1Î элемента ИЛИ 40, третий вход элемента 3 И-ИЛИ, третий управляющий вход первого коммутатора 19 микроопераций; третий выход 50.3 первого блока 11, первый управляющий вход 15 второго коммутатора 18 кода операции, первые входы элементов ИЛИ 37, 41, пятый вход элемента ЗИ-ИЛИ 22, второй управляющий вход второго коммутатора 20 микроопераций; первый вы- 20 ход 51.1 второго блока 12, второй управляющий вход первого коммутатора 16 кода операции, вторые входы элементов ИЛИ 36, 39, второй вход элемента ЗИ-ИЛИ 22, второй управляю- 25 щий вход первого коммутатора 19 микроопераций; второй выход 51,2 второго блока 12, второй управляющий вход третьего коммутатора 17 кода опе рации, второй управляющий вход ком-. мутатора 21 логических условий, третий вход элемента ИЛИ 37, второй вход элемента ИЛИ 40, четвертый вход элемента ЗИ-ИЛИ 22, первый управляющий вход второго коммутатора 20 микроопераций, третий выход 51.3 второго блока 12, второй управляющий вход второго коммутатора 18 кода операции, вторые входы элементов ИЛИ 37, 41, шестой вход элемента ЗИ-ИЛИ 22, тре- 4О тий управляющий вход второro коммутатора 20 микроопераций, выход 52 коммутатора 21 логических условий, первый 53.1 и второй 53.2 выходы генератора 26 импульсов, выход 54 4> элемента И 30, вход синхронизации первого регистра 4 адреса, выход 55 элемента И 31, вход синхронизации третьего регистра адреса, выход 56 элемента И 32, вход синхронизации второго регистра адреса; выход 57 элемента И 33, вход синхронизации первого регистра 7 микрокоманд, выход 58 элемента И 34, вход синхронизации третьего регистра 8 микрокоманд выход 59 35, вход информации второго регистра 9 микрокоманд, выход 60 элемента ИЛИ 39, второй вход элемента И 30, второй вход

0 14 элемента И 33, выход 61 элемента ИЛИ 40, второй вход элемента И 31, второй вход элемента И 34; выход 62 элемента ИЛИ 41 „ второй вход элемента И 32, второй вход элемента И 35.

На фиг. 2 обозначены мультиплексор 63 и элеме