Устройство для спектрального анализа с постоянным относительным разрешением

Устройство для спектрального анализа с постоянным относительным разрешением

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА С ПОСТОЯННЬМ ОТНОСИТЕЛЬНЫМ .РАЗРЕШЕНИЕМ, содержащее первый блок дискретизации, информационный выход которого подключен к информационному входу первого блока памяти, информационный выход которого соединен с входом реальной части процессора быстрого преобразования Фурье, информационный выход которого подключен к информационному входу первого арифметического блока, информационный выход которого подключен к информационному входу второго блока памяти, информационный выход которого соединен с информационным входом второго арифметического блока, информационный выход которого являемся информа-ционным выходом устройства, информационный вход первого блока дискретизации является информационным входом устройства, выход синхронизации процессора быстрого преобразования Фурье подключен к входу синхронизации первого арифметического блока, о тличающееся тем, что, с целью сокращения объема аппаратуры. оно содержит второй блок дискретизации и третий блок памяти, информационный выход которого подключен к вхоцу мнимой части процессора быстрого преобразования Фурье, информационные входы второго и первого блоков дискретизации объединены, причем блок управления содержит два делителя частоты, генератор тактовых импульсов , шесть счетчиков, ;а;ва коммутатора , элемент И, триггер, два узла сравнения, умножитель, регистр и узел формирования управляющих импульсов , причем выход первого делителя ;частоты соединен с управляющим вхо .дом второго блока дискретизации и адресным входом третьего блока па (/} мяти и подключен к младшим разрядам управляющего входа первого коммутаС тора, пэрвому входу элемента И и тактовому входу первого счетчика, информационный выход которого подключен к первому входу первого коммутатора, выход которого соединен с управляющими входами первого и третьего блоков памяти и входом записи информа;о ции процессора быстрого преобразования Фурье, выход второго,делителя 05 . частоты соединен с тактовым входом первого делителя частоты, старшими разрядами управляющего входа первого коммутатора, вторым входом элемента И и тактовым входом второго счетчика, информационный выход которого подключен к второму входу первого коммутатора , третий вход которого соединен с информационным выходом третьего счетчика, тактовый вход которого подключен к выходу элемента И, третий вход которого объединен с установочным входом третьего счетчика и

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (11) gag G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Мю

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3490906/ 18-24 (22) 10.09.82 (46) 23.08.84. Бюл. Ф 31 (72) А.Н, Карташевич и Л.В. Шестаков (71) Научно-исследовательский институт прикладных физических проблем нм. акад. А.Н. Севченко (53) 681.32(088.8) (56) 1. Двухканальный спектроанализатор модели HP-3582. †"Электроника", 1978, 1Ф 9, с. 88.

2. Патент США У 3932737, кл. G. 06 F 15/332, 1976 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО

АНАЛИЗА С ПОСТОЯННЫМ ОТНОСИТЕЛЬНЫМ

РАЗРЕШЕНИЕМ, содержащее первый блок дискретизации, информационный выход которого подключен к информационному входу первого блока памяти, информационный выход которого соединен с входом реальной части процессора

1 быстрого преобразования Фурье, информационный выход котороге подключен к информационному входу первого арифметического блока, информационный выход которого подключен к информационному входу второго блока памяти, информационный выход которого соединен с информационным входом второго арифметического блока, информационный выход которого являешься информационным выходом устройства, информационный вход первого блока дискретизации является информационным входом устройства, выход синхронизации процессора.быстрого преобразования Фурье подключен к входу синхронизации первого арифметического блока, о тл и ч а ю щ е е с я тем, что, с целью сокращения объема аппаратуры, оно содержит второй блок дискретизации и третий блок памяти, информационный выход которого подключен к входу мнимой части процессора быстрого преобразования Фурье, информационные входы второго и первого блоков дискретизации объединены, причем блок управления содержит пва делителя частоты, генератор тактовых импульсов, шесть счетчиков, два.коммутатора, элемент И, триггер, два узла сравнения, умножитель, регистр и узел формирования управляющих импульсов, причем выход первого делителя частоты соединен с управляющим входом второго блока дискретизации и адресным входом третьего блока памяти и подключен к младшим разрядам управляющего входа первого коммута- тора, первому входу элемента И и тактовому входу первого счетчика, информационный выход которого подключен к первому входу первого коммутатора, выход которого соединен с управляющими входами первого и третьего блоков памяти и входом записи информации процессора быстрого преобразова-. ния Фурье, выход второго, делителя частоты соединен с тактовым входоМ первого делителя частоты, старшими разрядами управляющего входа первого коммутатора, вторым входом элементаИ и тактовым входом второго счетчика, информационный выход которого подключен к второму входу первого коммутатора, третий вход которого соединен с информационным выходом третьего счетчика, тактовый вход которого подключен к выходу элемента И, третий вход которого объединен с установочным входом третьего счетчика и .

1109760 подключен к выходу триггера, входы установки в " 1" и "0" которого соединены с выходами старших разрядов соответственно второго и третьего счетчиков, выход генератора тактовых импульсов подключен к тактовому входу второго делителя частоты, четвертому входу элемента И, старшие разряды управляющего входа второго коммутатора объединены с входом разрешения записи четвертого счетчика, с младшими разрядами управляющего входа второго коммутатора и тактовым входом пятого счетчика, информационный выход которого подключен к первому входу второго узла сравнения, первый выход котороге соединен с адресным входом второго блока памяти, тактовый вход четвертого счетчика объединен с тактовым входом шестого счетчика, информационный выход которого объединен с третьим выходом узла формирования управляющих импульсов, выходом первого узла сравнения и подключен к входу синхронизации второго арифметического блока, выход второго коммутатора подключен к информационному входу регистра, информационный выход которого соединен с первым входом умножителя, вторым входом первого узла сравнения и информационным входом четвертого счетчика, первый вход второго коммутатора подключен к выходу умножителя, второй вход кото рого объединен с вторым входом второго коммутатора, вторым входом второго узла сравнения, управляющими входами первого и второго делителей частоты и является входом задания параметров устройства, тактовый вход пятого счетчика объединен с установочным входом шестого счетчика и соединен с выходом окончания вычислений второго арифметического блока, выход генератора тактовых импучьсов объединен с выходом элеменИзобретение относится к вычислительной технике, а именно к устройствам спектрального анализа, и предназначено для измерения спектров широкополосных сигналов с частотным та И, выходом триггера и подключен к входу синхронизации процессора быстрого преобразования Фурье, причем узел формирования управляющих импульсов содержит два элемента И, элемент

НЕ, элемент ИЛИ, две дифференцирующие цепочки, формирователь импульсов и триггер, выход которого соединен с первым входом формирователя импульсов и установочным входом четвертого

° счетчика, второй вход формирователя импульсов соединен с первым выходом второго узла сравнения, первый выход формирователя импульсов — с первым входом первого элемента И, выход которого объединен с информационным выходом четвертого счетчика и подключен к управляющему входу второго блока памяти и первому входу первого узла сравнения, вход установки в "0" триггера соединен с выходом окончания вычислений процессора быстрого преобразования Фурье, вход установки в ".1" триггера объединен с входом первой дифференцирующей цепочки, третьим входом формирователя импульсов, вторым входом первого элемента И, установочным входом пятого счетчика и соединен с вторым выходом второго узла сравнения, первый и второй входы второго элемента И соединены соответственно с выходом первого угла сравнения и вы ходом окончания вычислений второго арифметического блока, выход второго .элемента И соединен с тактовым входом четвертого счетчика, выход эле- . мента ИЛИ вЂ” с входом разрешения записи четвертого счетчика, первый вход элемента ИЛИ вЂ” с выходом элемента НЕ, вход которого подключен к выходу первой дифференцирующей

-цепочки, второй вход элемента ИЛИ соединен с выходом второй дифференцирующей цепочки, вход которой соединен с выходом генератора тактовых импульсов. разрешением, пропорциональным средней частоте спектральной линни, в частности для октавного, третьоктавного н т.п. анализа.

0 4

3 110976

Известно устройство цифрового спектрального анализа, состоящее из блока дискретизации, процессора быстрого преобразования Фурье, выходного арифметического блока 1 .

Недостаток данного устройства— получение спектров только с равномерным разрешением.

Наиболее близким к изобретению по технической сущности является 10 устройство, позволяющее формировать, спектры с постоянным относительным разрешением, содержащее процессор быстрого преобразования Фурье, блок оперативной памяти, блок постоянной . памяти, арифметический блок, блок формирования адресов, накапливающий сумматор, блок деления, блок синхронизации и управления, причем входом устройства является вход процессора быст- 20 рого преобразования Фурье, выход которого соединен с входом блока оперативной памяти, выход которой соединен с первым входом блока умножения, второй вход которого соединен с вы- 25 ходом блока постоянной памяти, а выход — с входом накапливающего сумматора, выход которого соединен с первым входом блока деления, второй вход которого соединен с третьим З0 выходом блока формирования адресов, а выход является выходом устройства и, кроме того, выходы блока синхронизации соединены с управляющими входами оперативной и постоянной

35 памяти, блока формирования адресов, накапливающего сумматора и блока деления 2 ). Недостатком известного устройства

:являются значительные аппаратурновременные затраты при.выполнении быстрого преобразования Фурье при спектральном анализе с постоянным относительным разрешением широкополосных сигналов из-за большой избыточности по разрешению в области верхних частот спектра при удовлетворяющей стандартам, точности и разрешающей способности в области нижних . частот. - 50

Цель изобретения — сокращение объема аппаратуры.

Поставленная цель достигается тем, что устройство для спектрального анализа с постоянным относительным 55 разрешением, содержащее первый блок дискретизации, информационный выход которого подключен к информациI онному входу первого блока памяти, информационный выход которого соединен с входом реальной части процессора быстрого преобразования Фурье, информационный выход которого подклю-. чен к информационному входу первого арифметического блока, информационный выход которого подключен к информационному входу второго блока памяти, информационный выход которого соединен с информационным входом второго арифметического блока, информационный выход которого является информационным выходом устройства, информационный вход первого блока дискретизации является информационным входом устройства, выход синхронизации процессора быстрого преобразования Фурье подключен к входу синхронизации первого арифметического блока, содержит второй блок дискретизации и третий блок памяти, информационный выход которого подключен к входу мнимой части процессора быстрого преобразования Фурье, информационные входы второго и первого блоков дискретизации объедине ны, причем блок управления содержит два делителя частоты, генератор тактовых импульсов, шесть счетчиков, два коммутатора, элемент И, триггер, два узла сравнения, умножитель, регистр и узел формирования управляющих импульсов, причем выход первого делителя частоты соединен с управляющим входом второго блока дискретизации и адресным входом третьего блока памяти и подключен к младшим разрядам управляющего входа первого коммутатора, первому входу элемента

И.и тактовому входу первого счетчика, информационный выход которого подключен к первому входу первого коммута-. тора, выход которого соединен с управляющими входамй первого и третьего блоков памяти,и входом записи информации процессора быстрого преобразования Фурье, выход второго делителя частоты соединен с тактовым входом первого делителя частоты, старшими разрядами управляющего входа первого коммутатора, вторым вхоцом элемента И и тактовым входом второго счетчика, информационный выход которого подключен к второму входу первого коммутатора, третий вход которого соединен с информационным выходом третьего счетчика, тактовый вход которого подключен к

1109760 выходу элемента И, третий вход кото, рого объединен с установочным входом третьего счетчика и подключен к выходу триггера, входы установки в

"1" и "0" которого соединены с вы- 5 ходами старших разрядов соответственно второго и третьего счетчиков, выход генератора тактовых импульсов подключен к тактовому входу второго делителя частоты, четвертому входу элемента И, старшие разряды управляющего входа второго коммутатора объединены с входом разрешения записи четвертого счетчика, с младшими разрядами управляющего входа второ- 15 го коммутатора и тактовым входом пятого счетчика, информационный выход которого подключен к первому входу второго узла сравнения, первый выход которого соединен с адресным входом второго блока памяти, тактовый вход четвертого счетчика объединен с тактовым входом шестого счетчика, информационный выход которого объединен с третьим выходом узла формирова- >5 ния управляющих импульсов, выходом первого узла сравнения и подключен к входу синхронизации второго арифметического блока, выход второго коммутатора подключен к информацион- 30 ному входу регистра, информационный выход которого соединен с первым входом умножителя, вторым входом первого узла сравнения и информацион ным входом четвертого счетчика, первый вход второго коммутатора подклю-чен к выходу умножителя, второй вход которого объединен с вторым входом второго коммутатора, вторым входом второго узла сравнения, управ-4р ляющими входами первого и второго делителей частоты и является входом ,задания параметров устройства, тактовый вход пятого счетчика объединен с установочным входом шестого счет- 45 чика и соединен с выходом окончания вычислений второго арифметического блока, выход генератора тактовых импульсов объединен с выходом элемента И, выходом триггера и подключен к входу синхронизации процессора быстрого преобразования Фурье, при,чем узел формирования управляющих импульсов содержит два элемента И, элемент НЕ, элемент ИЛИ, две диффе- у ренцирующие цепочки, формирователь

I импульсов и триггер, выход которого соединен с первым входом формирователя импульсов и установочным входом четвертого счетчика, второй вход формирователя импульсов соединен с первым выходом второго узла сравнения, первый выход формирователя импульсов — с первым входом первого элемента И, выход которого объединен с информационным выходом четвертого счетчика и подключен к управляющему входу второго блока памяти и первому входу первого узла сравнения, вход установки в 0" триггера соединен с выходом окончания вычислений процессора быстрого преобразования

Фурье, вход установки в "1" триггера объединен с входом первой дифференцирующей цепочки, третьим входом формирователя импульсов, вторым входом первого элемента И, установочным входом пятого счетчика и соединен с вторым выходом второго узла сравнения, первый и второй входы второго элемента И соединены соответственно с выходом первого узла сравнения и выходом окончания вычислений вто1 ого арифметического блока, выход второго элемента И соединен с тактовым входом четвертого счетчика, выход элемента ИЛИ вЂ” с входом разрешения записи четвертого счетчика, первый вход элемента ИЛИ вЂ” с выходом элемента НЕ, вход которого подключен к выходу первой дифференцирующей цепочки, второй вход элемента ИЛИ соединен с выходом второй дифференцирующей цепочки, вход которой соединен с выходом генератора тактовых импульсов.

На фиг. 1 представлена схема устройства для спектрального анализа с постоянным относительным разрешением," на фиг, 2 — блок управления, на фиг. 3 — процессор быстрого преобразования Фурье, на фиг. 4 — первый арифметический блок; на фиг. 5— второй арифметический блок; на фиг. 6 — узел формирования управляющих импульсов. !

Устройство спектрального анализа (фиг, 1) содержит первый 1 и второй

2 блоки дискретизации, блоки 3 и 3 памяти, процессор 4 быстрого преобразования Фурье, арифметический блок 5, блок 6 памяти, арифметический блок 7 и блок 8 управления.

Блок управления {фиг, 2) содержит первый 9 и второй 10 делители частоты (с переменным коэффициентом), 1109760

<е Р((иО=

6 9оа Р ач +4 я "ь4 )C 2 Елое2. генератор 11 тактовых импульсов, счет. чики 12 и 13, элемент И 14, коммутатор 15, счетчик 16, триггер 17, узел

18 формирования управляющих импульсов, коммутатор 19, регистр 20, умножи- . 5 тель 21, узел 22 сравнения, счетчик

23, узел 24 сравнения и счетчики .

25 и 26.

Процессор быстрого преобразования

Фурье (фиг. 3) содержит коммутатор

27, оперативную память 28, арифметическое устройство 29, генератор 30 управляющих импульсов, коммутатор 31, постоянную память 32, триггер 33, первый 34 и второй 35 блоки инверсии IS кода, блок 36 коммутатора, регистр

37, блок 38 управления инверсией, счетчик 39, сумматор 40 и регистр

41 сдвига.

Первый арифметический блок (фиг. 4, 20 содержит коммутатор 42, квадратор

43, сумматор 44 и регистр 45, а второй арифметический блок (фиг. 5) состоит из первого 46 и второго 47 регистров сдвига, узла 48 управления занесением, сумматора-вычитателя 49, элемента И 50, сумматора 51, группы элементов И 52, триггера 53, генератора 54 серий импульсов. Узел формирования управляющих импульсов 30 (фиг. 6) содержит дифференцирующие цепочки 55 и 56, триггер 57, элемент

НЕ 58, формирователь 59 импульсов, элемент ИЛИ 60, элементы И 61 и 62.

Устройство спектрального анализа с постоянным относительным разрешением работает следующим образом.

Входной широкополосный сигнал поступает на входы блоков 1 и 2 дискретизации, где фильтруется, кванту- 40 ется и преобразуется в цифровые коды, причем частота квантования первого блока дискриминации устанавливается в соответствии с выражением где У вЂ” средняя частота первой спектральной линии, Ы-for ф — отношение средних частот срседних спектральных линий; — количество спектральных линий в полосе анализа, а частота квантования второго блока дискретизации опреде- ляется соотношением

Выборки сигналов с выхода первого 1 и второго 2 блоков дискретизации поступают на вход блоков-3 и 3 памяти, в которых накапливаются

f первый N1 и второй N2 массивы выборок, размер которых определяется соотношением

М„ - М, =д"> („. „Ir j

&, 1)а;, заеме, sf - Pf„/Й-Я вЂ” шаг дискретизации частоты второго канала процессора быстрого преобразования Фурье, /3 =Pg/ f, — относительная ширина спектральной линии. При этом шаг дискретизации частоты первого канала процессора быстрого преобразования Фурье 4f„=b,Ó,/с1% /1Ъ,/р /9 целая часть . При полном обновлении выборок массива М1 блоков 3 и 3 памяти, массивы М1 и М2 по сигналам с выхода блока 8 управления, заносятся в оперативную память 28 процессора 4 быстрого преобразования Фурье, как действительная и мнимая части комплексного массива. Процессор 4 переключается на режим выполнения преобразования и начинает выполнять итерации быстрого преобразования

Фурье над полученным комплексным массивом. После завершения итераций быстрого преобразования Фурье выполняется специальная итерация распаковки полученного комплексного массива, при которой формируются две комплексные последовательности

Y() и Z(v) соответствующие массивам частотныА коэффициентов входного сигнала с различным частотным резрешением.

Элементы последовательностей формируются в соответствии с соотношениями

g p („q» .Ьп Xv )+ (М-g)

2 ! р Ъи(Хи- Х(М-и)3 !

РЕ ГХ(И1 - X (h4-I Д

По мере формирования элементы последовательности с первого выхода процессора 4 быстрого преобразования

Фурье поступают на вход арифметического блока 5, где по тактовым сигналам, поступающим с выхода процессо1109760

I0 ра 4 на вход блока, производится вычисление элементов спектров мощности с равномерным разрешением Г„ для первого массива и дР для второго массива. С выхода арифметического блока 5 информация поступает на вход блока 6 памяти и заносится

1 в блоки 3 и 3 по адресам, которые .поступают на вход блока с выхода блока 8 управления и сопровождаются сигналами записи при наличии сигнала

"Последняя итерация" на выходе процессора 4. В первую секцию блока 6 памяти записываются составляющие спектра с разрешением af, а во 15 вторую — составляющие низкочастотной части с частотным разрешением д .

После завершения дополнительной итерации процессора 4 быстрого преобразования Фурье по сигналу, поступающему 20 с выхода процессора 4 быстрого преобразования Фурье на вход, блока 8 управления, устройство переключается в режим преобразования спектров. По входу устройства на вход блока 8 управления поступает код начальной выборки первой полосы анализа 01Н„ и код сС отношения частот соседних спектральных линий.

Выборки спектра мощности из первой секции второго. блока 6 оперативной памяти считываются, начиная с адреса Очн, и поступают на вход второго арифметического блока 7, который работает в режиме накапливающего сумматора. После считывания 1б-п1н,)-й выборки по выходу блока 8 управления на вход второго арифметического блока 7 поступает код нормализации ,К= Ъ 1, (б -1) и сигнал управления, 40 который переводит этот блок в режим деления, при этом управляющий сигнал с выхода арифметического блока 7 по1 ступает1на вход блока 8 управления

-и блокирует дальнейшее считывание выборок с блока 6 оперативной памяти до завершения нормализации спектральной линии. Результат деления накопленной информации поступает на выход устроиства, с входа блока 8 управления

50 снимается блокирующий сигнал и начинается формирование следующей спектральной линии, которая включает спектральные выборки с адресами от 5 урн, до Ы . После завершения формироно вания (р -й спектральной линии на выходе блока управлених формируется сигнал запрета счит61вания первой сскции и разрешения считывания второй секции второго блока памяти, при этом (Рi -1) -я спектральная линия содержит ИН,(y-4) спектральную выборку, начиная с адреса N,, как и первая спектральная линия, но дискретность этих выборок в б раз больше.

После формирования Р спектральных линий преобразование спектра мощности завершается.

Взаимодействие функциональных блоков устройства определяется cH1Hdлами блока 8 управления (фиг. 2), который работает следующим образом.

Иа входе блока установлсны коды

ИСХОДНЫХ ПОСТОЯННЫХ- Рд Я » Р- С

И ПЧ„,,ОПрЕдЕЛяЮщИХ ШИрИПу аНаЛИЗс1руе1 О1о спектра и параметры его преобразования. Импульс с выхода генератора 11 тактовых импульсов поступает на вход первого делителя, коэффициент деления которого определяется кодом f«, поступающим на «ход делителя 10, с первого входа блока.

С выхода делителя 10 импульсы поступают на вход элемента И 14, на вход делителя 9, коэффициент которого определяется кодом /"1 Р/,, „, поступающим на вход этого делителя, на вход счетчика 13, определяющего адрес записи выборки в блок 3 памяти, на управляющий. вход коммутатора

15, который разрешает передачу кода адреса с выхода счетчика 13 через вход коммутатора 15 на его в61ход, и на выход блока для управления выборкой сигнала первым блоком 1 дис кретизации и записью выборки в блок

3. Сигнал с выхода делителя 9 поступает на вход счетчика 12, определяю- щего адрес записи выборки в блок 3 памяти, на вход элемента И l4, на управляющий вход коммутатора 15, который разрешает передачу кода адреса с выхода счетчика 12 через вход коммутатора на его выход, и на выход блока для управления выборкой сигнала вторым блоком 2 дискретизации и записью сигнала выборки в блок 3" памяти.

Сигнал с выхода счетчика 13, который формируется после накопления заданного количества M выборок, поступает на вход триггера 17, который устанавливается н состояние

" 1". Выходной сигнал триггера 17 поступает на выход блока, разрешая запись и11фОрмапии r я 1 йки 28 1 амн1109760 ти процессора 4 быстрого преобразования Фурье, на вход элемента И 14, на выходе которого формируется серия тактовых импульсов управления записью, которая передается на выход блока 8 управления и на вход счетчика 16, на выходе которого формируется код адреса, поступающий на вход коммутатора 15, с выхода которого этот код передается на выход блока 8 управления. Импульсы на выходе элемента И 14 блокируются сигналами, поступающими на входы этого элемента в циклах формирования выборок сигнала первым 1 или вторым 2 бло-15 ками дискретизации. Сигнал с выхода счетчика 16, который формируется после перезаписи заданного количества выборок M устанавливает триггер 17 в состояние 10" и прекращает режим перезаписи массивов.

При появлении сигнала последней

1 итерации выполнения быстрого преобразования Фурье на входе блока 8 управления, на выходе узла 18 формирования управляющих импульсов формируется серия импульсов управления записью, которая поступает на выход блока 8. Одновременно на третьем выходе узла 18 формируется серия импульсов, которая поступает на выход блока 8 управления и на вход счетчи— ка 23 адреса, код с выхода которого поступает на второй вход узла 2? сравнения и выход блока, и на вход счетчика 26. По заднему фронту сигнала "Последняя итерация", который поступает на вход блока, узел 18 формирует на выход импульс, который

40 поступает на управ яющий вход комму/ татора 19 и разрешает поступлен .f кода адреса начальнцй выборки т, спектра с входа блока управления через вход коммутач!бра 19 на его вы ход и запись этого кода в регистр 20.

Одновременно сигнал с выхода узла 18 поступает на вход счетчика 23 и разрешает запись кода ч н,, который поступает с выхода регистра 20 на вход счетчика 23 адреса. При этом на выходе узла 22 сравнения формируется импульс, которнй поступает на выход блока 8 управления и переводит второй арифметический блок 7 в режим депения, при этом сигнал с выхода этого блока через вход блока управления поступает на вход счетчика 26 и на вход узла l8, блокируя его paботу, на вход счетчика 25 числа сформированных спектральных линий и на управляющий вход коммутатора 19, соединяя его вход с выходом. Произведение кода начальной выборки гп, который поступает с выхода .регистра

20 на вход умножителя 21, с колом отношения соседних частот, который поступает с входа блока на первый вход умножителя 21, с выхода умножителя через коммутатор 19 записывается в регистр 20. На этом завершается цикл подготовки °

При снятии запрещающего сигнала

\ с входа блока управления узел 18 начинает цикл преобразования спектра.

При этом на выходе узла 18 формируется серия тактовых импульсов, которая поступает на выход блока управления, на вход счетчика 26 количества усредняемых выборок, выход которого соединен с выходом блока, и на вход счетчика 23 адреса, код с выхода которого поступает на вход узла 22 сравнения и на выход блока, определяя адрес ячейки первой секции второго блока 6 оперативной памяти, с которой производится считывание выборки спектра мощности первого массива. При равенстве текущего кода адреса на входе узла 22 сравнения с конечным адресом усредняемой группы выборок, который поступает на вход узла 22 сравнения с выхода регистра 20, на выходе узла формируется импульс, который поступает на выход блока управления и переводит второй арифметическии блок

7 в режим деления (при этом сигнал с выхода второго арифметического блока 7 через вход блока управления поступает на вход счетчика 26, на вход узла 18, блокируя его работу), на вход счетчика- 25 числа сформированных спектральных линий и на управляющий вход коммутатора 19, соединяя его вход .с выходом. Произведение кода выборки, поступающей на вход умножителя 21, с множителем б. отношения. частот, который поступает на его вход с входа блока, через коммутатор 19 записывается в регистр

20. На этом цикл формирования первой спектральной линии завершается.

После выполнения деления вторым арифметическим блоком 7 он переходит в режим накопления и снимает запрещающий сигнал с. входа блока управ13

1109760 ления, при этом начинает формироваться следующая спектральная линия. На узле 24 сравнения сравнивается код числа сформированных спектральных линий, поступающий с выхода счетчика 5

25 на второй вход узла, с кодом Р заданного числа спектральных линий, который поступает с входа -блока управления на вход узла 24. После сформирования р/ спектральных линий на первом выходе узла 24 сравнения появляется сигнал, который поступает на выход блока управления, где используется для переключения секций второго блока 6 памяти, и на вход узла 18. 15

По переднему фронту сигнала, поступающего на вход узла 18, на выходе этого узла формируется импульс, который поступает на управляющий вход коммутатора 19 и разрешает поступле- рп ние кода адреса начальной выборки (ъ „ с входа блока управления через

0 ! вход коммутатора 19 на выход коммутатора и занесение его в регистр 20.

Одновременно сигнал с выхода узла 18 25 поступает на вход счетчика 23 адреса и разрешает запись кода rn„, который поступает с выхода регистра 20 на вход счетчика 23 адреса. На выходе узла 22 сравнения формируется импульс б который поступает на выход блока управления и на вход коммутатора 19.

Далее работа блбка продолжается, как ,описано. После сформирования Р полос на втором выходе узла 24 сравнения формируется сигнал "Конец преобразования", который поступает на вход узла 18, переводя ее в режим ожидания сигнала "Последняя итерация", посту-. пающего на вход блока управления.

Процессор быстрого преобразования

Фурье (фиг. 3), в котором реализован безызбыточный алгоритм с замещением, работает следующим образом.

Сигнал . Режим перезаписи с входа

tt II

45 процессора поступает на управляющий вход двухканального коммутатора 27

{при этом входы оперативной памяти

28 процессора подключаются к его первому входу), на управляющий вход коммутатора 31. адресов, который под-. ключает к адресным входам оперативной памяти 28 коды адреса, поступающие по входу процессора, на генератор 30 управляющих импульсов и на первый 55 вход триггера 33. При этом генератор

30 управляющих импульсов формирует сигналы управления записью оперативной памяти 28, которые синхроннзируются аналогичными сигналами, поступающими на вход процессора. Задним фронтом сигнала "Режим перезаписи" триггер 33 устанавливается в состояние "1" и переводит процессор на выполнение итераций вычисления быстрого преобразования Фурье, Входы опе- ративной памяти 28 коммутатором 27 подключаются к выходам арифметического устройства 29.

К адресным входам оперативной памяти 28 через второй вход адресного коммутатора 31 подключается выход первого блока 34 инверсии кода, и начинаются итерации вычисления быстрого преобразования Фурье, заключающиеся в последовательном выполнении элементарных операцнй преобразования вида А-+Ь.%, где А — первый, Ь— второй операнды, выбираемые из ячеек оперативной памяти 28 и поступающие на первый и второй вход арифметического блока 29, а Ъ/ — значение экспоненциального множителя, поступающего с выхода постоянной памяти 32 и на третий вход этого же арифметического блока. Элементарная операция выполняется за четыре такта, и каждый импульс такта, поступая с второго выхода генератора 30 управляющих импульсов, изменяет состояние счетчика 39. Во время выполнения двух первых тактов на вентиль, отделяющий младший разряд счетчика, с второго выхода генератора 30 управляющих импульсов поступает потенциал, блокирующий прохождение сигнала переноса с младшего разряда счетчика на следующий разряд.

Одновременно этот сигнал с первого выхода генератора 30 управляющих импульсов поступает на вход управления оперативной памяти 28 и разрешает считывание двух операндов из ячеек памяти. На первом выходе счетчика 39 пДи этом формируются два значения кода, которые преобразуются в адреса операндов, считываемых с L ячеек оперативной памяти 28 с помощью блока 36 коммутаторов, управляемого сигналами, поступающими с первого выхода итерационного регистра 41. Считываемые операнды заносятся в арифметический блок 29, где выполняется элементарная операция преобразования, и во время последующих двух тактов результаты преобразования заносятся

1109760

16 через коммутатор 27 в оперативную память 28 по адресам, совпадающим с адресами считывания. Потенциал, блокирующий младший разряд счетчика

39, при этом снимается и на вход 5 управления оперативной памятью 28 поступает сигнал занесения информации. Во время ввода информации в оперативную память 28 на выходе второго блока 35 инверсии кода формиру- о ются адреса обращения к постоянной памяти 32 для следующей элементарной операции. Значение экспоненциального множителя считывается с выхода постоянной памяти 32 и заносится по третьему 15 входу в арифметический блок 29. После выполнения М/2 элементарных операций сигнал перехода из "1" в "0" со старшего разряда счетчика 39, являющийся вторым выходом этого счетчика, посту- 20 пает на вход итерационного регистра

41 и сдвигает влево на один разряд информацию в регистре, что приводит к выполнению следующей итерации быстрого преобразования Фурье. 25

Коды, поступающие с первого входа счетчика 39 на вход блока 36 коммутаторов, преобразуются в адресные коды обращения к оперативной памяти 28.

Первый арифметический блок 5 (фиг. 4) работает следующим образом.

Действительная и мнимая части комплексного спектрального коэффициента поступают соответственно на первый и второй входы коммутатора 42, которые являются первым входом блока

5, и по тактовым импульсам, поступающим на управляющий вход коммутатора с второго входа блока 5, последо40 вательно передаются через квадратор

43 на первый вход сумматора 44, а с его выхода на вход накапливающего регистра 45, выход которого соединен с вторым входом сумматора 44 и с вы45 ходом блока 5, куда передается сумма квадратов действительной и мнимой составляющих спектрального коэффициента.

Второй арифметический блок 7 (фиг. 5) работает в двух режимах.

В первом режиме триггер 53 сигналом с выхода подключает через элемент

И 50 выход переноса старшего разряда сумматора 51 к входу переноса младшего разряда сумматора-вычитателя 49, блокирует прохождение информации с входа второго арифметического блока через блок ключей и устанавливает в режим суммирования сумматорвычитатель 49. В первом режиме второй арифметический блок работает в режиме накапливающего сумматора. Информация, поступающая с входа арифметического блока, суммируется с содержимым регистров 46 и 47 и вновь за-. носится в эти регистры. Импульсы занесения информации в регистры 46 и 47 формируются на выходе узла 48 управления занесением под воздействием сигналов, поступающих с входа арифметического блока на первый вход узла управления занесением. Сигнал, поступающий на первый вход триггера 53 с первого входа арифметического блока, устанавливает его в

"1". Сигнал с выхода триггера разрешает прохождение кода множителя нормализации через элемент И 52 на вход сумматора-вычитателя 49, переводит его в режим вычитания и разрешают работу генератора 54 серий импульсов.

По ле этого второй арифметический блок начинает работать в режиме деления. При наличии низкого потенциала на втором выходе сумматора-вычитателя 49 (выход переноса старшего разряда), поступающего на второй вход узла управления