Устройство для ввода и вывода динамически изменяющейся информации

Устройство для ввода и вывода динамически изменяющейся информации

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ВВОДА И ВЫВОДА ДИНАМИЧЕСКИ ИЗМЕНЯЮЩЕЙСЯ ИНФОРМАЦИИ , содержащее входной запоминающий блок, блок анализа команд, содержащий счетчик, регистр, делитель частоты импульсов, блок дешифраторов и элемент И, счетчик, формирователь адреса записи,, содержащий три регистра , делитель частоты импульсов, два накапливающих сумматора, постоянную память, три счетчика и элемент ИЛИ, два дешифратора, регистр, четьфе коммутатора, блок выбора памяти, содержащий счетчик, дешифратор,регистр и постоянную память, блок элементов И, синхронизатор и две группы П блоков памяти (),причем информационньй вход входного запоминающего блока является входом устройства, вход чтения-записи входного запоминающего блока соединен с первым выходом первой группы выходов синхронизатора, адресньй вход входного запоминающего блока соединен с информационным выходом счетчика блока анализа команд, информационный вход которого соединен с информационным входом регистра блока анализа команд и-с первым выходом входного запоминающего блока, второй выход которого соединен с информационным входом первого регистра формирователя адреса записи и третьего счетчика формирователя адреса записи и с информационными входами старших разрядов первого и второго счетчиков формирователя адреса записи , третий выход входного запоминающего блока соединен с информационным входом регистра устройства, счетный вход делителя частоты импульсов соединен с вторым выходом первой группы выходов синхронизатора, пер (Л вый и второй выходы дешифратора блока анализа команд соединены соответственно с входом записи-чтения регистра устройства и с входами записи первого регистра формирователя адреса и первого, второго и третьего счетчиков формирователя адреса записи , тактовый вход делителя частоты импульсов формирователя адреса запиУ1 си соединен с третьим выходом первой группы выходов Синхронизатора, 4 счётный вход счетчика блока анализа команд соединен с входом записи регистра блока анализа команд и с выходе элемента И блока анализа ко .манд, первый и второй выходы которого, соединены соответственно с выходом делителя частоты импульсов блока анализа команд и с третьим выходом дешифратора блока анализа команд,вход которого соединен с выходом регистра блока анализа команд, информацион ные выходы второго и третьего счетчи

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) zing G 06 F 3/04

)и, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

Н АВТОРСКОМУ СВИДЕТЕЛЬСТБУ (21) 3490421/18-24 (22) 15.07.82 (46) 23.09.84. Бюл. № 35 (72) В.И. Безроднов, E И. Бондарев, M.В. Великовский, А.А. Давылов, А.И. Корнев, Э.М. Мамедли, Л.Ф. Г1ещерякова, 10.И. Рублев, Ю.Б. Смеркис и А.П. Хромов (53) 681.325 (088.8) (56) 1. Патент США № 3396377, кл. С 06 F l5/20, олублик. 1970.

2. Патент США № 3675232, кл. G 06 F 15/20, опублик. 1972 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВВОДА И ВЬБОДА ДИНАМИЧЕСКИ ИЗМЕНЯЮЩЕЙСЯ ИНФОРМАЦИИ, содержащее входной запоминающий блок, блок анализа команд, содержащий счетчик, регистр, делитель частоты импульсов, блок дешифраторов и элемент И, счетчик, формирователь адреса записи,, содержащий три регистра, делитель частоты импульсов, два накапливающих сумматора, постоянную память, три счетчика и элемент ИЛИ, два дешифратора, регистр, четыре коммутатора, блок выбора памяти, содержащий счетчик, дешифратор,регистр и постоянную память, блок элементов И, синхронизатор и две группы П блоков памяти (и lr2),причем информационный вход входного запоминающего блока является входом устройства, вход чтения-записи входного запоминающего блока соединен с первым выходом первой группы выходов синхронизатора, адресный вход входного запоминающего блока соединен с информационным выходом счетчика блока анализа команд, информационный вход которого соединен с информационным входом регистра блока анализа команд и. с первым выходом входного запоминающего блока, второй выход которого соединен с информационным входом первого регистра формирователя адреса записи и третьего счетчика формирователя адреса записи и с информационными входами старших разрядов первого и второго счетчиков формирователя адреса записи, третий выход входного запоминающего блока соединен с информационным входом регистра устройства, счетный вход делителя частоты импульсов соединен с вторым выходом первой С

Щ

1руппы выходов синхронизатора, первый и второй выходы дешифратора блока анализа команд соединены соответственно с входом записи-чтения регистра устройства и с входами записи первого регистра формирователя адреса и первого, второго и третьего счетчиков формирователя адреса .записи, тактовый вход делителя частоты импульсов формирователя адреса записи соединен с третьим выходом первой группы выходов синхронизатора, счетный вход счетчика блока анализа команд соединен с входом записи регистра блока анализа команд и с выходом элемента И блока анализа команд, первый и второй выходы которого соединены соответственно с выходом делителя частоты импульсов блока анализа команд и с третьим выходом дешифратора блока анализа команд, вход которого соединен с выходом регистра блока анализа команд, информацион ные выходы второго и третьего счетчи1115 04 3 ков формирователя адреса записи соединены соответственно с первыми и вторыми входами первого и второго дешифраторов устройства, выход первого регистра формирователя адреса записи соединен с адресным входом постоянной памяти формирователя адреса зациси, выход которой соединен с информационными входами второго и третьего регистров формирователя адреса записи, выходы которых соединены соответственно с информационным входом первого накапливающего сумматора и с информационным входом второго накапливающего сумматора, входы синхронизации которых соединены со счетными входами первого, второго и третьего счетчиков формирователя адреса записи и с первым выходом делителя частоты импульсов формирователя адреса записи, второй выход которого соединен с входом разрешения чтения постоянной памяти формирователя адреса записи,и с входами записи второго и третьего регистров формирователя адреса записи, выходы первого и второго накапливающих сумматоров соединены соответственно с информационными входами младших разрядов первого и второго счетчиков формирователя адреса записи, выход переполнения третьего счетчика формирователя адреса записи соединен с первым входом элемента ИЛИ формирователя адреса записи, выход которого соединен с входом блокировки работы делителя частоты импульсов формирователя адреса записи, четвертый выход первой группы выходов синхронизатора устройства соединен со счетным входом счетчика устройства, первый, второй, третий и четвертый информационные входы первого и второго коммутаторов соединены соответственно с выходом второго дешифратора устройства, с пятым выходом первой группы выходов .синхронизатора устройства, с первым выходом регистра устройства и с вторым выходом регистра устройства, группы управляющих входов первого и второго коммутаторов соединены с группой выходов постоянной памяти блока выбора памяти, выходы первого и второго коммутаторов соединены соответст,венно с информационными входами блоков памяти первой и второй групп, шестой и седьмой выходы первой группы выходов синхронизатора устройства соединены соответственно со счетным входом счетчика блока выбора памяти и с управляющим входом третьего коммутатора, первый и второй информационные входы которого соединены соответственно с выходами блоков памяти первой и второй групп, группа информационных выходов счетчика блока выбора памяти соединена с группой входов дешнфратора блока выбора памяти, группа выходов которого соединена через регистр блока выбора памяти с группой адресных входов постоянной памяти блока выбора памяти, выход третьего коммутатора соединен с информационным входом четвертого коммутатора, группа управляющих входов которого сое- ( динена с второй группой выходов синхронизатора устройства, выход четвертого коммутатора является выходом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно дополнительно содержит пятый шестой, седьмой и восьмой коммутаторы, два формирователя исполнительного адреса, каждый из которых содержит четыре коммутатора и два регистра, формирователь режимов работы, содержащий два дешифратора, формирователь условий записи, содержащий схему сравнения, дешифратор, элемент ИЛИ и элемент И, причем группа информационных выходов счетчика устройства соединена с первыми группами информационных входов первого, второго и третьего коммутаторов каждого формирователя исполнительного адреса и с группами входов первого и второго дешифраторов формирователя режимов работы, первый вход второй группы информационных входов первого коммутатора каждого формирователя исполнительного адреса соединен с первым входом первой группы информационных входов четвертого коммутатора каждого формирователя исполнительного адреса, с информационным выходом первого счетчика формирователя адреса записи, с первым входом первой группы информационных входов схемы сравнения и с первым входом дешифратора формирователя условий записи, второй вход второй группы информационных входов перaoro коммутатора каждого формирователя исполнительного адреса соеди.нен с вторым входом первой группы

11 информационных входов четвертого коммутатора каждого формирователя исполнительного адреса, с информационным выходом второго счетчика формирователя адреса записи, с вторым входом первой группы информационных входов схемы сравнения и с вторым входом дешифратора формирователя условий записи, восьмой выход первой группы выходов синхронизатора устройства соединен с управляющими входами первого, второго, третьего и четвертого коммутаторов каждого формирователя исполнительного адреса, вторые группы информационных входов второго и третьего коммутаторов каждого формирователя исполнительного адреса соединены с группой выходов постоянной памяти блока выбора памяти, с первыми группами информационных входов пятого, шестого, седьмого и восьмого коммутаторов и с второй группой информационных входов схемы сравнения, выход которой соединен с первым входом элемента ИЛИ формирователя условий записи, второй вход которого соединен с выходом дешифратора формирователя условий записи, выход элемента ИЛИ формирователя условий соединен с первым входом элемента И формирователя условий записи и с вторым входом элемента ИЛИ формирователя адреса записи, второй вход элемента И формирователя ,условий записи соединен с девятым выходом первой группы выходов синхронизатора устройства, выход элемента И формирователя условий записи соединен с пятыми информационными входами первого и второго коммутаторов, выходы второго и третьего коммутаторов каждого формирователя исполнительного адреса соединены

1504 3 соответственно с входами записи первого и второго регистров каждого формирователя исполнительного адреса, выходы первого и четвертого коммута-. торов каждого формирователя исполнительного адреса соединены соответственно с информационными входами первого и второго регистров каждого формирователя исполнительного адреса, выход первого регистра каждого формирователя исполнительного адреса соединен с вторым информационным входом четвертого коммутатора каждого формирователя исполнительного адреса, выход первого дешифратора устройства соединен с первыми управляющими входами пятого и седьмого коммутаторов, выход первого дешифратора формирователя режимов работы соединен с вторыми управляющими входами пятого и седьмого коммутаторов, 1 -е выходы (= 2,2, ...,rl) пятого и седьмого коммутаторов соединены соответственно с входами синхронизации 1 -го блока памяти первой и второй групп, выход второго дешифратора формирователя режимов работы соединен с управляющими входами шестого и восьмого коммутаторов, выходы которых сое динены соответственно с входами чте. ния, записи блоков памяти первой и второй групп, выходы первого и второго регистров первого формирователя исполнительного адреса соединены соответственно с адресными входами младших и старших разрядов блоков гамяти первой группы, выходы первого и второго регистров второго формирователя исполнительного адреса соединены соответственно с адресными входами младших и старших разрядов блоков памяти второй группы. !

Изобретение относится к электронным дискретным устройствам автоматики, телемеханики и вычислительной

Ф техники и предназначено для ввода, обработки и вывода динамически изме няющейСя информации.

Известно устройство для ввода и вывода динамически изменяющейся информации, содержащее источник информации,соединенный со спецвычислите- . лем и процессором, который связан с синхронизатором и через схему управ11150ч 3 ф ления соединен с выходным накопителем Г1).

Недостатком устройства является наличие в аппаратуре выходного накопителя, емкость которого (в битах) определяется максимальной информативностью периферийного оборудования, что увеличивает затраты оборудования, стоимость, энергопотребление и снижает надежность иэделия.

Наиболее близким по технической сущности к изобретению является устройство, содержащее входной запоминающий блок, блок анализа команд, содержащий счетчик, регистр, делитель частоты импульсов, блок дешифраторов и элемент И, счетчик, формирователь адреса записи, содержащий три регистра, делитель частоты импульсов, два накапливающих сумматора, постоянную память, три счетчика и элемент ИЛИ, два дешифратора, регистр,,четыре коммутатора, блок выбора памяти, содержащий счетчик, дешифратор, регистр и постоянную память, синхронизатор и две группы и блоков памяти (й Ъ2), причем информационный вход входного запоминающего блока является входом устройства, 30 вход чтения-записи запоминающего блока соединен с первым выходом первой группы выходов синхронизатора, адресный вход входного запоминающего блока — с информационным выходом счетчика блока анализа команд, информационный вход которого соединен с информационным входом регистра блока анализа команд и с первым выходом входного запоминающего блока, второй выход которого соединен с информацион"О ным входом первого регистра формирователя адреса записи и третьего счетчика формирователя адреса и с информационными входами старших разрядов первого и второго счетчиков формиро- 5 вателя адреса записи, третий выход входного запоминающего блока — с ин1 формационным входом регистра устройства, счетный вход делителя частоты импульсов - с вторым выходом первой 50 группы выходов синхронизатора, первый и второй выходы дешифратора блока анализа команд — соответственно с входом записи-чтения регистра устройства и с входами записи первого 55 регистра формирователя адреса записи и первого, второго и третьего счетчиков формирователя адреса записи, тактовый вход делителя частоты импульсов формирователя адреса записи — с третьим выходом первой группы выходов синхронизатора, счетный вход счетчика блока анализа команд — с входом записи регистра блока анализа команд и с выходом элемента И блока анализа команд, первый и второй входы которого соединены соответственно с выходом делителя частоты импульсов блока анализа команд и с третьим выходом дешифратора блока анализа команд, вход которого соединен с выходом регистра блока анализа команд, информационные выходы второго и третьего счетчиков формирователя адреса записи — соответственно с первыми и вторыми входами первого и второго дешифраторов устройства, выход первого регистра формирователя адреса записи соединен с.адресным входом постоянной. памяти формирователя адреса записи, выход которой соединен с информационными входами второго и третьего регистров формирователя адреса записи, выходы которых сое-, динены соответственно с информационным входом первого накапливающего сумматора и с информационным входом второго накапливающего сумматора, входы синхронизации которых соединены со счетными входами первого, второго и третьего счетчиков формирователя адреса записи и с первым выходом делителя частоты импульсов формирователя адреса записи, второй выход которого соединен с входом разрешения чтения постоянной памяти формирователя адреса записи и с входами записи второго и третьего регистров формирователя адреса записи, выходы первого и второго накапливающих сумматоров — соответственно с информационными входами младших разрядов первого и второго счетчиков формирователя адреса записи, выход переполнения третьего счетчика формирователя адреса записи соединен с первым входом элемента ИЛИ формирователя адреса записи, выход которого соединен с входом блокировки работы делителя частоты импульсов формирователя адреса записи, четвертый выход первой группы выходов синхронизатора устройства - со счетным входом счетчика устройства, первый, второй, третий и четвертый информа1115043 ционные входы первого и второго коммутаторов — соответственно с выходом второго дешифратора устройства, с пятым выходом первой группы выходов синхронизатора устройства, с первым выходом регистра устройства и с вторым выходом регистра устройства, группы управляющих входов первого и второго коммутаторов соединены с группой выходов постоянной памяти 10 блока выбора памяти, выходы первого и второго коммутаторов соединены соответственно с информационными входами блоков памяти первой и второй групп, шестой и седьмой выходы пер- 15 вой группы выходов синхронизатора устройства соединены соответственно со счетным входом счетчика блока выбора памяти и с управляющим входом .третьего коммутатора, первый и вто- 20 рой информационные входы которого соединены соответственно с выходами блоков памяти первой и второй групп, группа информационных выходов счетчика блока выбора памяти — с груп- 25 пой входов дешифратора блока выбора памяти, группа выходов которого соединена через регистр блока выбора памяти с группой адресных входов постоянной памяти блока выбора памя- 50 ти, выход третьего коммутатора с информационным входом четвертого коммутатора, группа управляющих входов которого соединена с второй группой выходов синхронизатора устройства, выход четвертого коммутатора является выходом устройства (23.

Структура известного устройства позволяет снизить объем выходного накопителя эа счет разбиения последнего на четыре зоны, управляемые независимо. При этом если содержимое первой зоны выходного накопителя считывается синхронно с работой периферийного оборудования, то в три других зоны записывается та информация, которая должна будет считываться по окончании работы с первой зоной.

Такая организация выходного накопителя приводит к необходимости предварительной сортировки статической информации и к необходимости решения программно-аппаратными средствами в реальном масштабе времени задачи "привязки" к зонам выходного накопителя динамически изменяю щейся информации. Это влечет за собой дополнительные затраты времени на предварительную сортировку информации.

Целью изобретения является повышение быстродействия устройства за счет разгрузки программных средств и канала обмена с внешними вычислительными средствами. !

Поставленная цель достигается тем, что в устройство для ввода и вывода динамически изменяющейся информации, содержащее входной запоминающий блок, блок анализа команд, содержащий, счетчик, регистр, делитель частоты импульсов, блок дешифраторов и элемент И, счетчик, формирователь адреса записи, содержащий три регистра, делитель частоты импульсов, два накапливающих сумматора, постоянную память, три счетчика и элемент ИЛИ, два дешифратора, регистр, четыре коммутатора, блок выбора памяти, содержащий счетчик, дешифратор, регистр и постоянную память, синхронизатор и две группы

И блоков памяти (пЪ2), причем информационный вход входного запоминающего блока является входом устройства, вход чтения-записи входного запоминающего блока соединен с первым выходом первой группы выходов синхронизатора, адресный вход входного запоминающего блока — с информационным выходом счетчика блока анализа команд, информационный вход которого соединен с информационным входом регистра блока анализа команд и с первым выходом входного запоминающего блока, второй выход которого соединен с информационным входом первого регистра формирователя адреса записи и третьего счетчика формирователя адреса записи и с информационными входами старших разрядов первого и второго счетчиков формирователя адреса записи, третий выход входного запоминающего блока — с информационным входом регистра устройства, счетный вход делителя частоты импульсов — с вторым выходом первой группы выходов синхронизатора, первый и второй выходы дешифратора блока анализа команд— соответственно с входом записи-чтения регистра устройства и с входами записи первого регистра формирователя адреса и первого, второго и

1115043

7 третьего счетчиков формирователя адреса записи, тактовый вход делителя частоты импульсов формирователя адреса записи - с третьим выходом первой группы выходов синхронизатора, счетный вход счетчика блока анализа команд — с входом записи регистра блока анализа команд и с выходом элемента И блока анализа команд, первый и второй выходы которого соеди 10 нены соответственно с выходом делителя частоты имйульсов блока анализа команд и с третьим выходом дешифратора блока анализа команд, вход которого соединен с выходом 15 регистра блока анализа команд, информационные выходы второго и третьего счетчиков формирователя адреса записи соединены соответственно с первыми и вторыми входами первого и 20 втор о r о д е шифр ат ор ов устр ой ств а, выход первого регистра формирователя адреса записи соединен с адресным входом постоянной памяти формирователя адреса записи, выход которой сое- 25 динен с.информационными входами второго и третьего регистров формиро -. вателя адреса записи, выходы которых соединены соответственно с информационным входом первого накапливающегося сумматора и с информационным входом второго накапливающего сумматора,входы синхронизации которых соединены со счетными входами первого, второго и третьего счетчиков формирователя адреса записи и с первым выходом делителя частоты импульсов формирователя адреса записи, второй выход которого соединен с входом разрешения чтения постоянной памяти формировате"40 ля адреса записи второго и третьего регистров формирователя адреса записи, выходы первого и второго накапливающих сумматоров — соответственно с информационными входами младших разрядов первого и второго1 счетчиков формирователя адреса за" писи, выход переполнения третьего счетчика формирователя адреса записи — с первым входом элемента ИЛИ, формирователя адреса записи, выход которого соединен с входом блокировки работы д лителя частоты импульсов формирователя адреса записи, четвертый выход первой группы выходов синхронизатора устройства - co счетным входом счетчика устройства, первый, второй, третий и четвертый информационные входы первого и второго коммутаторов соединены соответственно с входом второго дешифратора устройства, с пятым выходом первой группы выходов синхронизатора устройства, с первым выходом регистра устройства и с вторым выходом регистра устройства, группы управляющих входов первого и второго коммутаторов соединены с группой выходов постоянной памяти блока выбора памяти, выходы первого и второго коммутаторов — соответственно с информационными входами блоков памяти первой и второй групп, шестой и седьмой выходы первой группы выходов синхронизатора устройства — соответственно со счетным входом счетчика блока выбора памяти и с управляющим входом третьего коммутатора, первый и второй информационные входы которого соединены соответственно с выходами блоков памяти первой и второй групп, группа информационных выходов счетчика блока выбора памяти вЂ,с группой входов дешифратора блока выбора памяти, группа выходов которого соединена через регистр блока выбора памяти с группой адресных входов постоянной памяти блока выбора памяти, выход третьего коммутатора — с информационным входом четвертого коммутатора, группа управляющих входов которого соединена со второй группой выходов синхронизатора устройства, выход четвертого коммутатора является выходом устройства, введены пятый„ шестой, седьмой и восьмой коммутаторы, два формирователя исполнительного адреса, каждый из которых содержит четыре коммутатора и два регистра, формирователь режимов работы, содержащий два дешифратора, формирователь условий записи, содержащий схему сравнения, дешифратор, элемент ИЛИ и элемент И, причем группа информационных выходов счетчика устройства соединена с первыми группами информационных входов первого, второго и третьего коммутаторов каждого формирователя исполнительного адреса и с группами входов первого и второго дешифраторов формирователя режимов работы, первый вход второй группы информационных входов первого коммутатора каждого формирователя исполнительного адреса - с первьк входом первой групйы информационных входов

1115043

40

50

55 четвертого коммутатора каждого формирователя исполнительного адреса, с информационным выходом первого счетчика формирователя адреса записи, с первым входом первой группы информационных входов схемы сравнения и с первым входом дешифратора формирователя условий записи, второй вход второй группы информационных входов первого коммутатора каждого формирователя исполнительного адреса — с вторым входом первой группы информационных входов четвертого коммутатора каждого формирователя исполнительного адреса, с информационным выходом второго счетчика формирователя адреса записи, с вторым входом дешифратора формирователя условий записи, восьмой выход первой группы выходов синхронизатора устройства — с управляющими входами первого, второго, третьего и четвертого коммутаторов каждого формирователя,исполнительного адреса,вто.рые группы информационных входов второго и третьего коммутаторов каждого формирователя исполнительного адреса — с группой выходов постоянной памяти блока выбора памяти, с первыми группами информационных входов пятого, шестого, седьмого и восьмого коммутаторов и с второй группой информационных входов схемы сравнения, выход которой соединен с первым входом элемента ИЛИ формирователя условий записи, второй вход которого соединен с входом дешифратора формирователя условий записи, выход элемента ИЛИ формирователя условий — с первым входом элемента И формирователя условий записи и с вторым входом элемента ИЛИ формирователя адреса записи, второй вход элемента И формирователя условий записи— с девятым выходом первой группы выходов синхронизатора устройства, выход элемента И формирователя условий записи — с пятыми информационными входами первого и второго коммутаторов, выходы второго и третьего коммутаторов каждого формирователя исполнительного адреса соеди. нены соответственно с входами записи первого и второго регистров каждого формирователя исполнительного адреса, выходы первого и четвертого коммутаторов каждого формирователя исполнительного адреса соответственно с информационными входами первого и второго регистров каждого формирователя исполни- тельного адреса, выход первого регистра каждого формирователя исполнительного адреса — с вторым информационным входом четвертого коммутатора формирователя исполнительного адреса, выход первого дешифратора устройства — с первыми управляющими входами пятого и седьмого коммутаторов, выходы первого дешифратора формирователя режимов работы соединены с вторыми управляющими входами пятОго и седьмого коммутаторов, 1 -е выходы (1

1,2,...,й) пятого и седьмого коммутаторов —.. соответственно с входами синхронизации 1-го блока памяти первой и второй групп, выход второго дешифратора формирователя режимов работы — с управляющими входами шестого и восьмого коммутаторов, выходы которых соединены соответственно с входами чтения, записи блоков памяти первой и второй групп, выходы перного и второго регистров первого формирователя исполнительного адреса соответственно с адресными входами младших и старших разрядов блоков памяти первой группы, выходы первого и второго регистров второго формирователя исполнительного адреса соответственно с адресными входами младших и старших разрядов блоков памяти второй группы.

На фиг . 1 пр едста вле на функциональная схема устройства; на фиг.2— функциональная схема блока анализа команд; на фиг. 3 — функциональная схема формирователя адреса записи; на фиг. 4 — функциональная схема блока выбора памяти, на фиг. 5 функциональная схема формирователя условий записи, на фиг. 6 — функциональная схема формирователя исполнительного адреса, на фиг. 7 функциональная схема коммутатора на фиг. 8 — функциональная схема формирователя режимов работы.

Устройство содержит (фиг.1) входной запоминающий блок 1, блок 2, анализа команд, формирователь 3 адреса записи, счетчик 4, первый формирователь 5 исполнительного адреса, первый дешифратор 6, регистр 7,вто111504

Выходная информация разделена на порции, имеющие определенный смысл для периферийного оборудования (ПО), которое подключено к выходу предлагаемого устройства.Порция, например, может содержать прямой кодовый эквивалент (бит в памярой дешифратор 8, второй формирователь 9 исполнительного адреса,формирователь 10 режимов работы, пятый

11, первый 12 и шестой 13 коммутаторы, блок 14 выбора памяти, 5 второй коммутатор 15, формирователь 16 условий записи, седьмой . 17 и восьмой 18 коммутаторы, пер вый 19 и второй 20 накопители, синхронизатор 21, третий коммутатор 1О

22, первую группу блоков 23 -23 памяти, вторую группу блоков

24, -24, четветрый коммутатор 25, вход 26, выход 27.

Блок анализа команд (фиг. 2) содержит счетчик 28, элемент И 29, делитель 30 частоты импульсов,регистр 31 и блок 32 дешифраторов.

Формирователь адреса записи (фиг.3) содержит регистры 33-35, 20 накапливающие сумматоры 36 и 37, постоянную память 38, счетчики 39-4 1, элемент ИЛИ 42 и делитель 43 частоты импульсов °

Блок выбора памяти (фиг.4) содержит счетчик 44, дешифратор 45, регистр 46 и постоянную память 47.

Формирователь условий записи (фиг.5) содержит схему 48 сравнения, элемент ИЛИ 49, элемент И 50 и дешифратор 51.

Формирователь исполнительного адреса (фиг.6) содержит коммутаторы 52-55 и регистры 56 и 57.Коммутаторы (фиг.7) содержат в своем составе коммутаторы 58-60.

Формирователь режимов работы (фиг.8) содержит дешифраторы 61 и 62.

Устройство работает следующим об- 40 разом.

Синхронизатор 21 вырабатывает метки времени, которые поступают во все блоки. Внешние вычислительные средства записывают в блок 1 сжатое" описание элементов выходной информации (т.е. информация, которая должна выдаваться на вход

27 устройства), а также данные для

:стирания (очищения) накопителей 19 и 20.

3 12 ти — точка иэображения) одной телестроки. Работу рассмотрим для случая, когда выходная информация выдается в ПО циклически (регенеративно) с некоторым периодом Т (например., Т = 40 мс). При этом время Т делится на Ч равных отрезков t t -1 --. = „= " (Ч вЂ” чети/ ное). Отрезок времени t „ соответствует -му такту работы ПО. В течение каждого отрезка t в ПО выдается rn порций выходной информации, обеспечивающих работу ПО в 1 -м такте. Всего эа период Т на выход поступает m v различных порций выходной информации. Величины rn и ч зависят от быстродействия блоков 2 и 3 и требований, предъявляемых периферийным оборудованием (например, V = 4) N = 128, V = 8, Ф = 64).

Объем каждого накопителя (19 или 20) разделен на зоны. Каждая эо. на содержит одну порцию выходной информации.

Стирание (очищение) накопителей

19 и 20 заключается в том, что накопители приводятся в требуемое исходное состояние. При этом в ячейке накопителей 19 и 20 записывается некоторая (наперед заданная внешними вычислительными средствами) исходная информация: данные стирания ° В частном случае данные стирания — зто все нули, или все единицы. В общем случае данные стирания носят более сложный характер и неодинаковы для разных порций выходной информации.

Выходная информация, выдаваемая .в ПО из накопителей 19 и 20, состоит из данных стирания, на которые (как на фон) наложены данные записи.

Данные записи записываются в накопители 19 и 20 по адресам, формулируемым формирователем 3, и являются "развернутым" представлением элементов, "сжатое" описание которых записано в блок 1 внешними вычислительными средствами ° Обработка блоками 2 и 3 "сжатого" описания элементов выходной информации заключается в получении "развернутого" представления этих элементов в соответствии с алгоритмами, учитывающими специфику ПО. Например, при отображении динамической графической информации элементами выходной информации являются векторы, дуги, символы и т.д, "Сжатое" описание вектора представ13

11 15043

10 ляет собой координаты начальной точки, угол наклона и длину. "Развернутое" представление вектора это последовательность аДресов (вь1ход формирователя 3) точек этого 5 вектора с одновременным указанием данных записи — кода цвета точек (черный, белый, серый, красный, синий и т.д.). При этом, естественно, код цвета должен отличаться от соответствующих данных стирания (если данные стирания — все нули, то код цвета — единица). Для получения "развернутого" представления элементов формирователь 3 содержит 15

ПЗУ (например, ПЗУ синусов, ПЗУ символов и т.д.), счетчики, регистры, сумматоры, узлы управления.Можно сказать, что "сжатое" описание микропрограмма, реализуемая блока- 20 ми 2 и 3.

В течение отрезка времени Т (1 =

1,3,5...,Ч-1) одновременно осуществляются следующие процессы: зоны накопителя 19 выдаются на выход (че- 25 рез коммутаторы 22 и 25), что обеспечивает 4 -й такт работы ПО, какопитель 19 очишается (стирается) в освободившиеся после считывания ячейки записываются данные стира- 30 ния, соответствующие порциям выходной информации для отрезка времени ; в накопитель 20 (очищенный нужным образом в момент времени

1; -1) записываются через коммутатор

12 по адресам формирователя 5 подготовленные формирователем 3 данные записи (развернутое представление элементов), соответствующие отрезку времени 1., 40

В следующий отрезок времени +4 (+1=2,4,6,...,Ч) накопители 19 и 20 "меняются ролями", и одновременно осуществляются следующие процессы:

N зон накопителя 20 выдаются на вы- 45 ход, обеспечивая (1+1)-й такт работы

ПО; в накопитель 20 записываются данные стирания, соответствующие отрезку времени t „+>, в накопитель 19 (очищенный соответствующим образом в те- 50 чение отрезка времени 1 1) поступают данные записи, соответствующие отрезку времени t -+ (индекс в выражении 1 „вычисляется по модулю

4 например если 1 = Ч-1 то i +1 =Ч 1+

1 55

+2 = ч+1).

Ф

Блоки 2 и 3 в течение каждого отрезка времени (т,е, с периодом Т/Ч обеспечивает обработку (или, по крайней мере, просмотр) всего массива

"сжатых" описаний, хранящихся в бло- ке 1. Однако в накопитель (20, если

1,3,5,7, или 19, если 1 = 2,4,6, . 8) поступают только данные записи, соответствующие отрезку 4 < 4 Это обеспечивается совместной работой блоков 14, 16 и 21. Синхронизатор 2i вырабатывает метки времени, по которым блоки 14 и 16 с помощью счетчиков, схем сравнения и дешифраторов, входящих в их состав, определяют, какой отрезок времени имеет место.

Блок 14 определяет (= 1,3,5 или

= 2,4,6 и тем самым выбирает, какой из накопителей 19 и 20 рабоТает с формирователем 3 (на запись), а какой — с выходным коммутатором 22 (на считывание). При 1 = 2,4,...,К на запись работает накопитель 19,при— 1,3,5...,К-1 на запись работает накопитель 20. Соответствую- щие сигналы посыпаются блоком 14 в формирователи 5 и 9 и в блоки

11-13,15-18.Формирователь 16 учитывает особенности данного отрезка времени и окончательно решает, необходимо ли записывать в накопитель данные записи по адресу, полученному формирователем 3 в текущий момент времени. Например, при отображении динамической информации с черезстрочной разверткой при Ч = 4, 1т = 128 отрезки времени t4 и 1 соответственно верхняя и нижняя половина иэображения четного полукадра, отрезки