Преобразователь @ -ичного позиционного кода в двоичный код

Преобразователь @ -ичного позиционного кода в двоичный код

Иллюстрации

Показать все

Реферат

 

ПРЕОБРАЗОВАТЕЛЬ р-ИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД, содержащий накопительный сумматор, регистр основания, сумматор основания и сдвиговый регистр, вxoды log p старших разрядов которого, начиная со второго, соединены соответственно с разрядными выходами сумматора основания, первая группа входов которого соединена с соответствующими выходами сдвигового регистра, a вторая группа входов сумматора основания с выходами регистра основания, отличающийся тем, что, с целью упрощения преобразователя, он содержит элемент И, элемент ИЛИ, первый и второй элементы задержки, ре-, .гистр константы, счетчик и триггер, счетный вход которого соединен с выходом переполнения счетчика, информационные входы которого соединены с выходами накопительного сумматора, информационные входы которого соединены с выходами регистра константы, a управляющий вход накопительного сумматора - с нулевым выходом триггера , с входом сдвига влево сдвигового регистра и через первый элемент задержки - с первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом триггера, с первым входом элемента И и входом, сдвига вправо сдвигового регистра, вход (Л старшего разряда которого соединен с выходом переноса сумматора основания , a выход старшего разряда соедив нен с вторым входом элемента И, выход которого соединен с входом записи сдвигового регистра, a третий вход элемента И - с тактовым входом преобразователя и через второй элемент задержки - с тактовым входом сдвигового регистра и счетным входом счетчика , вход записи которого соединен с выходом элемента ИЛИ. U1

СОЮЗ СОВЕТСКИХ

РАНРЪР

РВСПУЬЛИК

OQ (и) 5 02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕ

Н АВРОРОНОН\(CBWIEIBIIBCTBV (21) 3587051/18-24 (22) 05.03.83 (46) 23.09.84. Бюл. У 35 (72) Г.В.Гончаренко, В.И.Жабин, В.И.Корнейчук, А.Е.Лысенко, В.А.Репко и В.Н.Тарасенко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 526884, кл. G 06 F 5/02, 1972.

2. Авторское свидетельство СССР

И 467343, кл. G 06 F 5/02, 1971 (прототип). (54).(57) ПРЕОБРАЗОВАТЕЛЬ р-ИЧНОГО

ПОЗИЦИОННОГО КОДА В ДВОИ 1НЬ1И КОД, содержащий накопительный сумматор, регистр основания, сумматор основания и сдвиговый регистр, sxopar)log

Ф задержки — с первым входом элемента

ИЛИ, второй вход которого соединен с единичным выходом триггера, с первым

C входом элемента И и входом сдвига ф вправо сдвигового регистра, вход старшего разряда которого соединен с выходом переноса сумматора основания, а выход старшего разряда соединен с вторым входом элемента И, выход которого соединен с входом записи сдвигового регистра, а третий вход элемента И вЂ” с тактовым входом преобразователя и через второй элемент М задержки — с тактовым входом сдвигового регистра и счетным входом счетчика, вход записи которого соединен с выходом элемента ИЛИ.

1115045

Изобретение относится к вычисли-:. тельной технике и предназначено для преобразования целях К-разрядных двс ично-кодированных чисел из позицион-. ной системы счисления с любым основанием P 6 P в двоичную систему счисления.

Известен преобразователь кодов из позиционной системы счисления с основанием Р > 2 в двоичный код, 10 содержащий сдвиговые регистры, многоразрядный вычислительр блоки управления алгебраического суммирования, умножитель и элементы И и ИЛИ с соответствующими связямн. Перевод числа из одной системы счисления в другую выполняется.как многошаговая последовательность операций сдвига и коррекции 11.

Наиболее близким техническим реше- 20 нием к изобретению является преобразователь р-ичного кода в двоичный код, содержащий накопительный сумматор, регистр основания, сумматор основания и сдвиговый регистр, к вхо-25 дам старших разрядов которого, начиная со второго, подключены 1 log pf входов сумматора основания, а выходы этих разрядов регистра соединены с первой группой входов сумматора основания, вторая группа входов которого соединена с выходами регистра основания. Процесс преобразования осуществляется путем сдвига и суммирования кодов в накопительных сумматорах на каждом шаге (2).

Недостаток известных устройств .большая сложность.

Целью изобретения является упрощение преобразователя.

Поставленная цель достигается тем, что преобразователь р-ичного позиционного кода в двоичный код, содержащий накопительный сумматор, регистр основания, сумматор основания 4> и сдвиговый регистр, входы ) 1од,р р старших разрядов которого, начиная со второго, соединены соответственно с разрядными выходами сумматора основания, первая группа входов которого соединена с соответствующими выходами сдвигового регистра, а вторая группа входов сумматора основания — с выходами сдвигового регистра основания, содержит элемент И, эле- 55 мент ИЛИ, первый и второй элементы задержки, регистр контстанты, счетчик и триггер, счетный вход которого сое- . дине н с выходом переполнения счетчика, информационные входы которого соединены с выходами накопительного сумматора, информационные входы которого соединены с выходами регистра константы, а управля.ощий вход накопительного сумматора — с нулевым вы ходом триггера, с входом сдвига влево сдвигового регистра и через первый элемент задержки — с первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом триггера, с первым входом элемента И и входом сдвига вправо сдвигового регистра, вход старшего разряда которого соединен с выходом переноса сумматора основания, а выход старшего разряда — с вторым входом элемента И, выход которого соединен с входом записи сдвигового регистра, а третий вход элемента И вЂ” с тактовым входом преобразователя и через второй элемент задержки- с тактовым входом сдвигового регистра и счетным входом счетчика, вход записи которого соединен с выходом элемента

ИЛИ.

На чертеже изображена структурная схема преобразователя кодов.

Преобразователь содержит сдвиговый регистр 1, сумматор 2 основания и регистр 3 основания. Регистр 3 основания и сумматор 2 имеют по m =

) 1оя РякП(двоичных разрядов, где Р1 д» максимальное основание системы счисления, из которой осуществляется преобразование двоично-кодированных чисел в двоичную систему счисления.

Регистр 1 является реверсивным сдвигающим регистром с цепями циклического сдвига из старшего разряда в младший (при сдвиге информации влево) и из младшего разряда в старший (при сдвиге вправо). Длина в двоичных разрядах регистра 1 определяется выражением ш К + 1, где К - количество разрядов числа с основанием Ро>. (Устройство также содержит регистр

4 константы, накопительный сумматор

5 и счетчик 6, имеющие no)log (K1) ш + 1j f двоичных разрядов. Выход переноса (переполнения) счетчика 6 соединен с счетным входом триггера

7, нулевой выход которого подключен к первому управляющему входу регистра 1, к управляющему входу накапливающего сумматора 5 и к входу элемента 8 задержки. Единичный выход

3 1115 триггера 7 соединен с вторым управляющим входом регистра 1, с входом элемента И 9 и с одним входом элемента ИЛИ 10, другой вход которого соединен с выходом элемента 8 задерж5 ки, тактовый вход 11 преобразователя соединен с входом элемента И 9 элемента 12 задержки.

Узлы 1-6 устройства составляют

его операционную часть, а элементы 1р

7-12 — его управляющую часть. Первый и второй входы регистра 1 предназначены для управления направлением сдвига в регистре и являются потенциальнымн. Если единичный сигнал 15

;(потенциал) присутствует на первом . управляющем входе, то в регистре 1 осуществляется сдвиг влево (в сторону старших разрядов), а при наличии единичного сигнала на втором управляющем2п входе — сдвиг информации вправо.

Все остальные управляющие входы узлов

1, 5 и 6 устройства обеспечивают изменение их состояния при изменении у уровня сигналов (для определенности, 25 при переходе иэ "0 в "1"), т.е. по фронту сигналов.

Третий управляющий вход регистра

1 предназначен для сдвига информации в регистре на один разряд, а чет-Зр вертый — для приема информации на регистр с выходов сумматора 2 основания (при этом информация принимается только в те разряды регистра 1, которые связаны с выходами сумматора 2 основания, значения остальных разря35 дов регистра при этом не изменяются) .

Управляющий вход накопительного сумматора 5 предназначен для разрешения суммирования содержимого сумма40 тора и содержимого регистра 4 константы. Первый управляющий вход счетчика 6 является счетным, т.е. обеспечивает увеличение содержимого счетчика 6 на единицу, а второй управляк45 щий вход предназначен для занесения в счетчик 6 информации параллельным кодом с выходом накапливающего сумматора 5. Длина счетчика, регистров и сумматоров устройства определяется максимальным Основанием Рва»

5Р

В исходном состоянии в регистре 3 основания записано основание P в двоичной системе счисления,. Код основания имеет) 1О8 Р двоичных разря-55 дов. Если ) 1о@ Р(()1ОВ<Р к»„(, то код основания устанавливается в старших разрядах регистра 3, а остав045 4 шиеся младшие разряды — в нулевое состояние. В старшем разряде регистра 1 записан нуль, а справа.от этого разряда записаны подряд р-ичные разряды преобразуемого числа (начиная со старшего) .

В регистр 4 константы, накапливающий сумматор 5 и счетчик 6 записано в дополнительном коде двоичное число

3 1оя Р, равное числу двоичных разрядов, необходимых для представления одной р-ичной цифры.

Триггер 7 в исходном со стоянии установлен на нуль, т.е. регистр 1 подготовлен для циклического сдвига

4 информации влево; так как единичный сигнал при этом поступает на первый управляющий вход этого регистра (цепи . установки исходного со стояния устройства условно не показаны).

С началом работы преобразователя на вход 11 начинают поступать синхросигналы. Процесс работы устройст1ва можно разбить на 2К вЂ” 2 цикла. В . каждом нечетном цикле осуществляется циклический сдвиг информации в регистре числа 1 влево, а в каждом четном — вправо, причем в этом случае одновременно осуществляется и преобразование информации в регистре 1.

В первом цикле (как и в каждом .последующем нечетном цикле) элемент

И 9 закрыт нулевым сигналом с единич-. ного выхода триггера 7, т.е. на четвертый управляющий вход регистра 1 сигналы не поступают.

Каждый синхросигнал с входа 11 через элемент 12 задержки поступает на третий управляющий вход регистра

1 и на второй управляющий вход счетчика 6. В регистре 1 при этом каждый раз осуществляется циклический сдвиг на один двоичный разряд влево, а в счетчике 6 — прибавление единицы к

его содержимому. Поскольку в исходном состоянии в счетчике 6 быпо записано в дополнительном коде число

) log

4О ствляет запись с выходов накопительного сумматора 5 в счетчик 6 дополнительного кода висла1 1.оя Р(. На этом первый цикл заканчивается. Таким образом, после выполнения первого цикла в регистре 1 информация циклически сдвинулась на один р-ичный разряд (или на ) log

Во втором цикле, если в старшем разряде регистра 1 находится едини— ца, синхросигнал с входа 11 через элемент И 9 поступает на четвертый 20 управляющий вход этого регистра. С помощью сумматора 2 основания к содержимому регистра 1 прибавляется основание Р, записанное в регистре 3 основания, причем перенос, формирующий- 25 ся на сумматоре, записывается в старший разряд регистра 1. Если в старшем разряде регистра I записан нуль, то суммирование не выполняется. Затем сигнал с выхода элемента 12 за- Зр держки осуществляет сдвиг на один двоичный разряд содержимого регист — ра 1 и прибавление единицы к счетчику

6, После поступления ) 1о@ Р 1 синхросигналов, как и в первом цикле, фор35 мируется сигнал переполнения счетчика 6, который изменяет состояние триггера 7 на нулевое. Положительный перепад потенциала с нулевого выхода триггера 7 поступает на управляющий вход сумматора 5, в результате чего к его содержимому прибавляется содержимое регистра 4 контстанты. Этот же .положительный перепад через элемент 8 задержки и элемент ИЛИ 10 поступает 4 на второй управляющий вход счетчика

6 и осуществляет запись в счетчик кода, полученного на накапливающем сумматоре 5 (если этого требует используемая элементная база, то из перепада потенциала можно получить сигнал нужной длительности с помощью формирователей, например PC-цепочек) . Следовательно, после выполнения второго цикла в счетчике 6 и накапливающем сумматоре 5 записан дополнительный код числа 2 j log

Последующие циклы огличаются от указанных двух первых циклов только количеством тактов. В каждой последующей паре циклов число тактов на ) log< Р(больше, чем в предыдущей, так как после каждог четного цикла содержимое счетчика 6 увеличивается на величину ) log < Р(. После выполнения 2К - 2 циклов процесс преобразования заканчивается. Результаты преобразования (двоичное число) находятся в регистре 1.

Проиллюстрируем работу устройства на следующих примерах. Будем, для определенности, считать, что устройство предназначено для преобразования целых трехразрядных чисел с произвольным основанием P 10 в двоичную систему счисления, т.е. Ршц =

10, к = 3. В этом случае регистр 1 числа содержит m-К + 1 = ) log 10(3 + 1 = 13 двоичных разрядов, регистр

3 основания и сумматор 2 основания по ) log 103 = 4 разряда, а счетчик

6, накапливающий сумматор 5 и регистр

4 констайты — по ) log й(К-1)-)log 10(+

1((= 4 разряда. Пусть йсходиое даоично — десятичное число Х(п„ О1 равно 1001, 1001 1001 (т.е. Х(@= 999 в десятичной системе счиСления) . Тогда двоичное число Х должно быть равно 1111100111.

Обозначим через У1, У2, УЗ и У4 управляющие сигналы, формирующиеся соответственно на выходе элемента 12 задержки, элемента И 9, элемента ИЛИ

10 и на нулевом выходе триггера 7.

Процесс такого преобразования иллюстL ируется таблицей.

Заметим, что старший разряд регисФра 1 в процессе суммирования участия не принимает, так как он не подключен к входам сумматора 2 основания.В указанный разряд записывается перенос, формирующийся на сумматоре 2 основания.

В процессе преобразования в каждом нечетном цикле по сигналу У1 осуществляется циклический сдвиг информации в регистре числа влево, а в каждом четном — вправо.

Обоснование технико-экономической эффектичности проводится по отношению к базовому объекту.

Аппаратурные затраты на предлагаемое устройство оценим в суммарном числе двоичных разрядов регистров, сумматоров и счетчика, т.е. будем считать, что стоимость одного разря1 115045 8 ты на построение устройства в,1 =

С ЭКш + ) + y — 2m

К

С Ч .2m+mk+1+4) log ((K-1) m + 1}(Например, при построении преобразователя для перевода в двоичную систему счисления 10-разрядных чисел с основанием P < 15, т.е. при К = 10 и m =

4, получим выигрыш в аппаратуре в

Исходное состояние

Регистр 1 числа

1001 10С. 1 1001

9 g 9

1100 1100

-4 -4

1100 1010

-4 10 да регистра, сумматора и счетчика примерно одинакова.

Узлы предлагаемого устройства име ют следующую длину в двоичных разрядах: регистр 1 числа 1 — m.К + 1, сумматор 2 основания - m, регистр

3 основания — m, счетчик 6 - )log ((К-1) m + 1}(, накапливающий сумма тор 5 — ) log (((К-1)m + 1} (, регистр

4 константы — } log< {(K-1) m + 1 (. 1п

Учитывая, что накапливающий сумматор 5 является композицией регистра и комбинационного сумматора, т.е. условная стоимость составляет

2)log(((K-l)m +1} (., ппи преплагаемп-1а

ro устройства получим С = 2m + mK +

Ч

1 + 4)(пКК((К-1)m + 1} (.

Следовательно, введение новых элементов и конструктивных связей поз-воляет уменьшить аппаратурные затра- ф

Сй 167

СЧ 73

2 ра.за.

Оценка аппаратуры, выполнялась из предположения, что для построения устройств используются микросхемы с малой степенью интеграции.

При использовании средних и больших интегральных схем преимущества предлагаемого устройства проявляются в большей степени.

1115045

Регистр!

00! 0

0 !00 !

1 100!

00!!

0!0!

1000

1001

3 Ói

1010

У1

У1

1011

1100

У1

1101

У1

1110

У1

1 0000

У1

1000

УЗ

+1010

У2

1001

+1010

У2

101 0

1011

У1

У1

У1

1100

У1

1101

У1

1110

+1010

У2

У1

У.1

1111

0 0000

Результат

У4

+1!00

0100

УЗ

0100

Исходное состояние

1000111001001

0001110010011

i 100100110001

1 001 1001 1 0001

1100110011000

1001110011000

0010011100110

00010011 1 001 1

1000100111 001

+1010

0101100111001

1010110011100

0111110011100

0001111100111

Продолжение таблицы

1!!00 !!00

Составитель M.Aðøàâñêèé

Редактор В.Данко Техред.А. Бабинец Корректор М.Максимишинец

Заказ 6771/35 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП"Патент", г. Ужгород, ул. Проектная, 4