Дискретно-аналоговая линия задержки

Дискретно-аналоговая линия задержки

Иллюстрации

Показать все

Реферат

 

1. ДИСКРЕТНО-АНАЛОГОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая генератор тактовых импульсов триггера, блок преобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающие звенья, образованные из двух параллельно включенных нечетных и четных запоминающих ячеек, каждая из которых содержит ключ записи и ключ считывания , соединенные с одной пластиной накопительного конденсатора, также операционные усилители, подключенные между выходами и входами запоминающих звеньев, отличающаяся тем, что, с целью повышения точности, в нее введены вторые ключи записи и вторые ключи считывания, входящие в нечетные и четные запоминающие ячейки, а также дополнительные запоминающие ячейки, включенные своими входами на инвертирующие входы соответствующих операционных усилителей, неинвертирующие входы которых соединены с общей шиной, а своими выходами- - не выходами соответствующих операционных усилителей, причем накопительные конденсаторы дополнительных запоминающихячеек подключены своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны - к одним выводам второго и четвертого ключей дополнительной запоминающей ячейки, причем другие вьшоды первого и четвертого ключей объединены вместе и образуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего объединены вместе и образуют выход дополнительной запоминающей ячейки, при этом второй дополнительньш ключ считывания в нечетной и в четной запоминаюD щих ячейках одним своим выводом под9 ключен к второй пластине накопительО ) ного конденсатора, а другой его вывод является вьгходом запоминающей .ячейки и подключен к инвертирующему входу операционного усилителя, второй ключ записи в нечетной и в четной запоминающих ячейках одним выводом подключен также к второй пластине накопительного конденсатора, а дру;л гим выводом - к общей шине, управляющие входа.1 ключей записи нечетных д :о о запоминающих ячеек и ключей считывания четных запоминающих ячеек, а также управляющие входы первого и второго ключей дополнительных запоминающих ячеек и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие входы ключей записи четных запоминающих ячеек ключей считьования нечетных запоминающих ячеек, а также управляющие входы третьего и четвертого ключей дополнительных запоминакяцих ячеек и второй управляюпщй

СОЮЗ СОВЕТСКИХ .

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

Q93 6!) А бц Н 03 K t7/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТБУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3471845/18-21 (22) 16.07.82 (46) 23.09.84. Бюл. ¹ 35 (72) В.А. Кешишьян (71) Иинский радиотехнический институт (53) 621.318(088.8) (56) 1. Авторское свидетельство СССР 420095, кл. Н 03 Н 7/30, 12.06.82.

2. Авторское свидетельство СССР № 665393, кл. Н 03 Н 7/30,H 03 К 17-28, 06.12.76. (54)(57) 1. ДИСКРЕТНО-АНАЛОГОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая генератор тактовых импульсов триггера, блок преобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающие звенья, образованные из двух параллельно включенных нечетных и четных запоминающих ячеек, каждая из которых содержит ключ записи и ключ считывания, соединенные с одной пластиной накопительного конденсатора, также операционные усилители, подключенные между выходами и входами запоминающих звеньев, отличающаяся тем, что, с целью повышения точности, в нее введены вторые ключи записи и вторые ключи считывания, входящие в нечетные и четные запоминающие ячейки, а также дополнительные запоминающие ячейки, включенные своими входами на инвертирующие входы соответствующих операционных усилителей, неинвертирующие входы которых соединены с общей шиной, а своими выходами — не выходами соответствующих операционных усилителей, причем накопительные конденсаторы дополнительных запоминающих- ячеек подключены своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны — к одним вы-водам второго и четвертого ключей дополнительной запоминающей ячейки, причем другие выводы первого и четвертого ключей объединены вместе и образуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего ключей объединены вместе и образуют выход дополнительной запоминающей ячейки, при этом второй дополнительный ключ считывания в нечетной и в четной запоминающих ячейках одним своим выводом подключен к второй пластине накопительного конденсатора, а другой его вывод является выходом запоминающей ,ячейки и подключен к инвертирующему входу операционного усилителя, второй ключ записи в нечетной и в четной запоминающих ячейках одним выводом подключен также к второй пластине накопительного конденсатора, а другим выводом — к общей шине, управляющие входы ключей записи нечетных запоминающих ячеек и ключей считывания четных запоминающих ячеек, а также управляющие входы первого и второго ключей дополнительных запоминающих ячеек и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие входы ключей записи четных запоминающих ячеек ключей считывания нечетных запоминающих ячеек, а также управляющие входы третьего и четвертого ключей дополнительных запоминающих ячеек и .второй управляющий

1115230 вход блока преобразования подключены к второму выходу триггера, вход ко-орого подключен к выходу генератора тактовых импульсов.

2. Линия задержки по п. 1, о тл и ч а ю щ а я с я тем, что блок преобразования содержит операционный усилитель, выход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей шиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инвертирующим входом операционного усилителя, а вторая — между инвертирующим входом операционного усилителя и его выходом, причем каждая запоминающая ячейка содержит четыре ключа и накопительный конденэ

Изобретение относится к радиотехнике и может найти применение для запоминания и задержки мгновенных значений сигнала.

Известна линия задержки, состоя- 5 щая из последовательно соединенных

I ячеек, каждая из которых содержит операционный усилитель, подключенный выходом к входу ключа, выход которо-, го соединен с одной из пластин накопительного конденсатора, а управляющий вход подключен к блоку управ. ления (1).

Недостатком этого устройства является невысокая его точность. 15

Наиболее близким по технической сущности к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи 20 записи и считывания, запоминающие ячейки, состоящие из ключа.и запоминающего конденсатора, блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих звеньев, образованных из двух параллельно включенных четных и нечетных запоминающих ячеек, каждая из которых состоит иэ ключа записи, сигнальвый вход которого является 30 входом ячейки, ключа считывания, высатор, подключенный своими пластинами с одной стороны к одним выводам первого и третьего .лючей и с другой стороны — к одним выводам второго и четвертого ключей, другие выводы первого и четвертого ключей в каждой ячейке объединены вместе и образуют вход соответствующей запоминающей ячейки, а другие выводы второго и третьего ключей в каждой ячейке объединены и образуют выход соответствующей запоминающей ячейки, управляющие входы первых и вторых ключей запоминающих ячеек объединены и подключены к первому управляющему входу блока преобразования, а объединенные управляющие входы третьих и четвертых ключей запоминающих ячеек подключены к его второму управляющему входу. ход которого является выходом ячейки, параллельно соединенных запоминающего конденсатора и разрядного ключа, выход которых подключен к общей шине, вход — к выходу ключа записи и входу ключа считывания, при этом блок преобразования подключен своим сигнальным входом к источнику сигналов, выходом — к входу первого запоминающего звена, дополнительным выходом — к нулевому отводу линии задержки и управляющими входами — к дополнительным выходам блока управления, а дополнительные выходы всех операционных усилителей — к соответствующим отводам линии задержки, управляющие входы разрядных ключей четных и нечетных запоминающих ячеек подключены соответственно к третьему и первому выходам блока управления, управляющие входы ключей записи чет- ных и нечетных запоминающих ячеек— соответственно к четвертому и к второму выходам блока управления, управляющие входы ключей считывания четных запоминающих ячеек - к первому и второму выходам блока управления, управляющие входы ключей считывания нечетных запоминающих ячеекк третьему и четвертому выходам блока управления, триггер (2).! 115230

Однако известная линия задержки отличается сложностью управления и невысокой точностью. Так, коэффициент усиления операционных усилителей, равный единице, необходимый для точной передачи сигнала, может быть достигнут только путем введения глубокой отрицательной обратной связи операционного усилителя. Но в этом случае очень сильно сказывается 30 дрейф нуля операционного усилителя, который существенно влияет на точ ность устройства. Кроме того, настрой ка нужного коэффициента усиления при этом отсутствует, причем последний не может быть больше единицы. Это приводит к затуханию амплитуды сигнала по мере его продвижения по линии за счет токов утечек конденсаторов и падений напряжений на ключе- 20 вых элементах. Кроме того, на точность работы устройства существенно влияет многофазность управляющих выходов (их шесть), а это соответственно приводит не только к снижению 25 точности, но и к сложности схемного . решения блока управления, так как блок управления кроме генератора тактовых импульсов и триггера содержит дополнительные блоки. 30

Цель изобретения — повышение точности работы ликии задержки.

Поставленная цель достигается тем, что в дискретно-аналоговую линию задержки, содержащую генератор . 35 тактовых импульсов, триггер, блок преобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающие звенья, образованные из двух параллельно включенных нечетных и четных запоминающих ячеек, каждая иэ которых содержит ключ записи и ключ считывания, соединенные с одной пластиной накопительного конденсатора, 45 также операционные усилители, подключенные между выходами и входами запоминающих звеньев, введены вторые ключи записи и вторые ключи считывания, входящие в нечетные и четные 50 запоминающие ячейки, а также дополнительные запоминающие ячейки, включенные своими входами на инвертирующие входы соответствующих операционных усилителей, неинвертирующие вхо- 55 ды которых соединены с общей шиной, а своими выходами — с выходами соот-1 ветствующих. операционных усилителей, причем накопительные конденсаторы дополнительных запоминающих ячеек подключены своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны— к одним выводам второго и четвертого ключей дополнительной запоминающей ячейки, причем другие выводы первого и четвертого ключей объединены вместе и образуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего ключей объединены вместе и образуют выход дополнительной запоминающей ячейки, при этом второй дополнительный ключ считывания в нечетной и в четной запоМинающих ячейках одним своим выводом подключен к второй пластине накопительного конденсатора, а другой его вывод является выходом запоминающей ячейки и подключен к инвертирующему входу операционного усилителя, второй ключ записи в нечетной и в четной запоминающих ячейках одним выводом подключен также к второй пластине накопительного конденсатора, а другим выводом — к общей шине, уп.равляющие входы ключей записи нечетных запоминающих ячеек и ключей считывания четных запоминающих ячеек. а также управляющие входы первого и второго ключей дополнительных запоминающих ячеек и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие вхбды ключей записи четных запоминающих ячеек, ключей считывания нечетных запоминающих ячеек, а также управляющие входы третьего и четвертого ключей дополнительных запоминающих ячеек и второй управляющий вход блока преобразования подключены к второму выходу триггера, вход которого-подключен к выходу генератора тактовых импульсов.

Кроме того, блок преобразования содержит операционный усилитель, вы.ход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей шиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инвертирующим входом операционного усилителя, а вторая — между инвертирующим входом операционного усилителя и его выходом, причем каждая запоминающая ячейка содержит четыре ключа и на11 15230

20 ячеики. 55

Каждое из запоминающих звеньев

16-1 — 16-И включает в себя операф ционный усилитель 17, нечетную sano копительный конденсатор, подключенный своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны — к одним выводам второго и четвертого ключей, 5 другие выводы первого и четвертого ключей в каждой ячейке объединены вместе и образуют вход соответствующей запоминающей ячейки, а другие выводы второго и третьего ключей в каждой ячейке объединены и образуют выход соответствующей запоминающей ячейки, управляющие входы первых и вторых ключей запоминающих ячеек объединены и подключены к первому управляющему входу блока преобразования, а .объединенные управляющие входы третьих и четвертых ключей запоминающих ячеек подключены к его второму управляющему входу.

На чертеже приведена схема предлагаемой дискретно-аналоговой линии задержки.

Дискретно-аналоговая линия задержки содержит вход 1 для подключения источника сигналов, блок 2 преобразования, содержащий операционный усилитель 3, неинвертирующий вход которого подключен к общей шине, sanoминающую ячейку 4, включенную между 30 входом 1 линии задержки и инвертирую щим входом операционного усилителя

3, и запоминающую ячейку 5, включенную между инвертирующим входом операционного усилителя 3 и его выходом.

Две идентичные запоминающие ячейки

4 и 5 содержат соответственно накопительные конденсаторы 6 и 7, первые

8 и 9, вторые 10 и 11, третьи 12 и 13 и четвертые 14 и 15 ключи. На- 4О копительные конденсаторы 6 и 7 подключены соответственно между объединенными одними выводами первых 8 и

9 и третьих 12 и 13 ключей соответствующей ячейки и объединенными выводами вторых 10 и 11 и четвертых

14 и 15 ключей соответствующей запоминающей ячейки. Другие объединен" ные выводы первых 8 и 9 и четвертых

14 и 15 ключей образуют вход соответствующей запоминающей ячейки, а объединенные выводы вторых 10 и 11 и третьих 12 и 13 ключей образуют выход соответствующей запоминающей минающую ячейку 18, содержащую коммутируемый накопительный конденсатор 19, первый 20 и второй 21 ключи записи, первый 22 и второй 23 ключи считывания, четную запоминающую ячейку 24, содержащую коммутируемый накопительный конденсатор 25, первый

26 и второй 27 ключи записи, первый

28 и второй 29 ключи считывания, а также дополнительную запоминающую ячейку 30, содержащую коммутируемый накопительный конденсатор 31, первый

32, второй 33, третий 34 и четвертый

35 ключи. Накопительные конденсаторы 19 и 25 в нечетной 18 и в четной

24 ячейках памяти соответственно подключены между объединенными одними выводами первых и вторых ключей записи и считывания, при этом другие выводы первых ключей записи подключены к выходу операционного усилителя предыдущего запоминающего звена, а вторых ключей записи — к общей шине, другие выводы первых и вторых ключей считывания подключены соответственно к общей шине и инвертирующему входу операционного усилителя. Все управляющие входы первых 8 и 9 и вторых 10 и 11 ключей запоминающих ячеек 4 и 5 блока 2 преобразования, ключей 20 и 21 записи нечетных запоминающих ячеек 18 и ключей

28 и 29 считывания четных запоминающих ячеек 24, а также первого 32 и второго 33 ключей дополнительных запоминающих ячеек 30 каждого из запоминающих звеньев 16-1 — 16- объединены и подключены к первому выходу 36 триггера 37, а все управляющие входы третьих 12 и 13 и чет вертых 14 и 15 ключей запоминающих ячеек 4 и 5 блока. 2 преобразования, ключей 26 и 27 записи четных sanoминающих ячеек 24, ключей 22 и 23 считывания, нечетных запоминающих ячеек 18, а также третьего 34 и четвертого 35 ключей дополнительных запоминающих ячеек 30 каждого из запоминающих звеньев 16-1 — 16-И объединены и подключены к выходу 38 триггера 37, вход которого соединен с выходом генератора 39 тактовых импульсов. Выходами линии задержки являются отводы 40-0 — 40-tl.

Линия задержки работает следующим образом.

Входной аналоговый сигнал Ll(-) поступает на вход 1 линии задержки, 1115230 который является и входом блока 2 преобразования, в котором он преобразуется в ступенчатую функцию (п )

= 1 () с шагом ступеньки. Особенностью всех запоминающих блоков, используе- 5 мых в дискретно-аналоговой линии задержки является то, что в них используются коммутируемые конденсаторы, которые эквивалентны резистивному элементу П = Т/с, причем отличие запоминающих ячеек 4 и 5 блока 2 преобразования и дополнительных запоминающих ячеек 30, входящих в каждое из запоминающих звеньев 16-1 и

16- и от четных 24 и нечетных 18 за- 15 поминающих ячеек, также входящих в каждое из запоминающих звеньев 16-1 и 16-й, состоит в том, что у первых отсутствует задержка входного сигнала, а у вторых задержка входного 20 сигнала ранна длительности сигнала с выходов 36 и 38 триггера 37 или периоду Т следования импульсов с выхода генератора 39 тактовых импульсов. Запоминающие ячейки 4 и 5 блока

2 преобразования и дополнительные запоминающие ячейки 30 каждого из запоминающих звеньев идентичны между собой. Идентичны между собой также нечетные 18 и четные 24 запоминающие 30 ячейки каждого из запоминающих звеньев 16-1 — 16-й.

В начальный момент времени = 0 импульс с выхода 36 триггера 37 длительностью 1 и Т Где Т период 35 следования импульсов генератора 39 тактовых импульсов, поступает на управляющие входы первого 8 и второго

10 ключей, запоминающей ячейки 4, управляющие входы первого 9 и второго40

11 ключей запоминающей ячейки 5 блока 2 преобразования, ключи 20 и 21 записи нечетных запоминающих ячеек

18, ключи 28 и 29 считывания четных запоминающих ячеек 24, а также на 45 первый 32 и второй 33 ключи дополнительных запоминающих ячеек 30 запоми. нающих звеньев 16-1 — 16-й.

Таким образом, в момент времени

0 открываются первые и вторые g0

;ключи запоминающих ячеек 4 и 5 и заряд на коммутируемом конденсаторе

g,(Oj=C, u (0)

Заряд на коммутируемом конденсато-5 ре 7 запоминающей ячейке 5 определяется на основании первого закона

Кирхгофа:

a (î) = и (ь) а на выходе блока 2 преобразования, а следовательно, и на отводе 40-0 ! линиИ задержки появляется напряжение

Q (O) Qe(o) C6 ,О„,o(o)= с = с = с, 0,„(0)

Отношение Сб /С7 определяет коэффициент усиления операционного усилителя, поэтому при выполнении условия С = Сб на отводе 40-0 линии задержки напряжение 0с,© = 4ч(0)

В момент времени 1- = 0 напряжение

U p (0) = Оу (О), .возникшее на отводе 40-0 линии задержки через открытые ключи 20 и 21 записи нечетной запоминающей ячейки, заряжает коммутируемый конденсатор 19 до величины

Q e (o) = «u»(o)

Таким образом, в момент t = 0 на отводе 40-0 — напряжение, равное входному напряжению, и происходит запоминание входного напряжения в коммутируемом конденсаторе 19 нечетной запоминающей ячейки 18. На всех остальных отводах лшши задержки— нулевые потенциалы.

В следующий момент времени 1.= 1 импульс с выхода 38 триггера 37 длительностью 1 = Т поступает на управляющие входы ключей 12 и 14 запоминающей ячейки 4 и 13 и 15 ключей запоминающей ячейки 5 блока 2 преобразования, ключи 22 и 23 считывания нечетной запоминающей ячейки 18 и ключи 26 и 27 записи четной запоминающей ячейки 24, а также на третий

34 и четвертый 35 ключи дополнитель Ьй запоминающей ячейки 30 каждого из запоминающих звеньев 16-1 и 16-П.

Таким образом, в момент t = i открываются ключи 12 и 14 запоминающей ячейки 4 и конденсатор 6 практически мгновенно перезаряжается, так как к его обкладкам за счет особенности включения ключевых элементов подводится напряжение противоположной полярности, что и приводит к ускоренному перезаряду конденсатора

6; исключая необходимость предва- . рительного разряда накопительного коиденсатора, причем на выходе операциснного .усилителя полярность на1115230 пряжения соответствует полярности входного сигнала, как и в момент вре мени с О, поэтому иа выходе . блока 2 преобразования, а следовательно, и на отводе 40 - 0 5 напряжение (л) = — Ов и = Овх (4) IO-O СЪ

Q.ÿ() = „< ®= Сл 0ехЮ

\ а напряжение на выходе операционного усилителя 17, а следовательно, и на отводе 40-1 первого запоминающего звена 16-1

Отношение емкостей С q9 /Су опреде 35 ляет коэффициент усиления операционного усилителя, поэтому при выполнении условия С, = С» напряжение на отводе 40-1 линии задержки выражается

В этот момент времени t = 1, через открытые ключи 26 и 27 записи четной запоминающей ячейки 24 запоминающего 45 звена 16-1 заряжается коммутируемый конденсатор 25, на котором заряд в этот момент

l аИ - -жабу(л) .

Через открытые ключи 20 и 21 записи нечетной запоминающей ячейки

18 запоминающего звена 16-2 заряжается конденсатор 19, на котором заряд

Я,49 (6 = С4 0@((0) .;

1. J

Таким образом, в момент -. = 1 на отводе 40-0 линии задержки напряжение

1О

В этот момент времени - = 1 через открытые ключи 22 и 23 считывания нечетной запоминающей ячейки 18 коммутируемый конденсатор 19, получивший в момент времени 1 = О заряд 15

Qù (О) = Сл Оц» (О), разряжается на . инвертирующий вход операционного уси лителя 17, в обратной связи которого ,т.е. между его выходом и инвертирующим входом, включена дополнительная 20 запоминающая ячейка 30. Тогда заряд на коммутируемом конденсаторе 31 запоминающей ячейки 30 равно входному напряжению в момент времени 1 = 1 U » (1), а на отводе

40"1 запоминающей ячейки 16-1

Ц@ (О). На всех остальных отводах линии задержки к этому моменту времени — нулевой потенциал, причем в этот же момент времени происходит запоминание напряжения 0 » (1) в коммутйруемом конденсаторе 25 четной запоминающей ячейки 24 первого запоминающего звена 16-1 и запоминание напряжения Ов»(0) в коммутируемом конденсаторе 19 нечетной запоминающей ячейки 18 второго запоминающего звена 16-2.

В момент времени - = 2 происходят процессы, эквивалентные процессам в момент времени 1 = О. При этом на отводе 40-0 099 о (2) = Оь»(2), на отводе 40-1 V+0 4 (2) = "S» (1), на отводе 40-2 Ц 4 < (2) = Ов» (О), Для последующих временных моментов времени = 3,4,..., и процессы повторяются. Таким образом, на отводах линии задержки формируется напряжение

f t(ê÷ )Ò1= H-k: представляющее собой ступенчатую функцию, задержанную на интервал времени Т.

Таким образом, технико-экономические преимущества предлагаемой аналого-дискретной линии задержки по сравнению с известной заключается в том, что использование дополнитель ных запоминающих ячеек, включенных между инвертирующим входом и выходом операционного усилителя каждого из запоминающих звеньев и использование дополнительных ключей записи в четных и нечетных запоминающих ячейках каждого из запоминающих звеньев позволяет перестроить структуру четных и нечетных запоминающих ячеек в запоминающие ячейки коммутируемых конденсаторов, а использование в качестве блока преобразования операционного усилителя с включенными на его инвертирующем входе и между инвертирующим входом и его выходом соответствующих запоминающих ячеек из коммутируемых конденсаторов. причем идентичных дополнительным запоминающим ячейкам, позволяет повысить точность линии задержки, и, несмотря на увеличение количества ключевых элементов дает возможность

1115230

l2 предельно упростить блок управления, используя вместо сложного блока управления один триггер..

Передаточная функция блока 2 .преобразования имеет вид 5

Н ®= — ь =—

Сь ь Сь

С - c> а передаточные функции нечетной и четной запоминающих ячеек каждого из запоминающих звеньев имеют соот.ветственно вид

4М с 7, н2(а) = — е

Сг

СЗ С300

Основным показателем точности пРи передаче сигнала по линии задержки является отношение номиналов емкостей Са/Сg, С1З /C3p С /С3о, кото- 20 рые при воздействии различных дестабилизирующих факторов изменяют свои характеристики в одну и ту же сторону, что приводит к практической независимости коэффициента передачи от влияния внешних воздействий. Кроме того, при интегральном исполнении на единой MOII-технологии отношение но-! миналов емкостей можно получить с высокой точностью (погрешность 0,017)

Точность устройства повышается также за счет того, что используются только инвертирующие входы операционных усилителей, а неинвертирующие входы заземлены. Это приводит к практическому устранению дрейфа нуля операционного усилителя.

Кроме того, использование отношения емкостей, определяющих коэффициенты усиления, позволяет выбирать желаемый коэффициент передачи, что устраняет амплитудные потери при передаче сигнала по линии задержки.

13апоминающие ячейки как в блоке преобразования, так и в запоминающих звеньях имеют структуру, позволяющую передавать сигнал со входа на выход без изменения полярности.

Использование дополнительных запоминающих ячеек и дополнительных ключей позволяет повысить точность передачи сигнала по линии задержки при изменении внешних факторов, а точность линии задержки повышается при ее интегральном исполнении по единой

ХОП-технологии.

1115230

ВИИИПИ Заказ 6791/44 Тираж 861

Фили

По сиое ел ШШ Патевт, г.УкжРоА, упЛРоектная, 4