Множительное устройство

Множительное устройство

Иллюстрации

Показать все

Реферат

 

МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее m -разрядные регистры множителя и множимого (тразрядность десятичных сомножителей), 2|ц-разрядный регистр результата, 2т узлов тетрадного суммирования, 2т-1 коммутаторов , 2г«-1 узлов преобразования двоичного кода в десятичньй, 2т-разрядный сумматор, причем выходы узлов тетрадного суммирования, кроме 2т-го, соединены с информационными входами соответствукяцих узлов преобразования двоичного кода в десятичный и с пер- : выми информационными входами соответствующих коммутаторов, вторые информационные входы которых соединены с выходами соответствующих узлов преобразования двоичного кода в десятичный, выходы коммутаторов соединены с соответствующими 2/0-1 информационными входами 2т -разрядного сумматора, вькоды которого соединены соответственно с информационными входами -2гр-разрядного регистра результата, информационный 2т-й вход сумматора соединен с выходом 2)П-го узла тетрадного суммирования, управляющие входы коммутаторов и сумматора соединены с группой вхо дов задания режима работы устройства, отличающееся тем, что, с целью повышения быстродействия в него введены блок формирования кратных множимого, содержащий первьй , второй и третий узлы удвоения, первый, второй и третий коммутаторы, а также блок частичных произведений, содержащий m групп элементов И, причем каждая группа элементов И содержит первую, вторую, третью и четвертую подгруппы элементов И, причем первая и вторая подгруппы i каждой группы элементов И содержат 4 m элементов И, третья подгруппа (Л каждой группы содержит 4in 1 элементов И, -четвертая подгруппа каждой группы содержит 4ггн-2 элементов И, первые входы элементов И каждой подгруппы каждой группы объединены :и подключены к соответствующим разрядам П1 -разрядного регистра множителя , вторые входы первой подгруппы каждой группы элементов И подключены к выходам соответствующих разрядов регистра множимого, вторые входы второй подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов первого коммутатора блока кратных множимого вторые входы третьей подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов второго коммутатора блока кратных множимого, вторые входы четвертой подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов третьего коммутатора блока кратных множимого, выходы

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (И) Зб1) G 06 I- 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ (21) 34986 10/24-24 (22) 06. 10. 82 (46) 30. 09. 84. Бюл.)) 36 (72) Л.Г.Лопато и А.А.Шостак (71) Минский радиотехнический институт (53) 68 1.325(088.8) (56) 1. Бут Э. и Бут К. Автоматические цифровые машины. Н. ГИФМЛ. 1959, с.75-77.

2. Авторское свидетельство СССР

)) 1053 104, кл. G 06 7/52, 21.06.82 (прототип). (54)(57) МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее m -разрядные регистры множителя и множимого (rn- разрядность десятичных сомножителей), 2 -разрядный регистр результата, 2m узлов тетрадного суммирования, 2й1-1 коммутаторов, 2m-1 узлов преобразования двоичного кода в десятичный, M-разрядный сумматор, причем выходы узлов тетрадного суммирования, кроме 2й-го, соединены с информационными входами соответствующих узлов преобразования двоичного кода в десятичный и с пер-: выми информационными входами соответствующих коммутаторов, вторые информационные входы которых соединены с выходами соответствующих узлов преобразования двоичного кода в десятичный, выходы коммутаторов соединены с соответствующими 2Ф-1 информационными входами 2m -разрядного сумматора, вьмоды которого соединены соответственно с информационными входами -2e-разрядного регистра результата, информационный 2)n-й вход сумматора соединен с выходом

2N«ro узла тетрадного суммирования, управляющие входы коммутаторов и сумматора соединены с группой входов задания режима работы устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены блок формирования кратных множнмого, содержащий первый, второй и третий узлы удвоения, первый, второй и третий коммутаторы, а также блок частичных произведений, содержащий н групп элементов И, причем каждая группа элементов И содержит первую, вторую, третью и четвертую подгруппы элементов И, причем первая и вторая подгруппы каждой группы элементов И содержат

4 е элементов И, третья подгруппа каждой группы содержит 4е +1 элементов И, четвертая подгруппа каждой группы содержит 4ro+2 элементов Й, первые входы элементов И каждой подгруппы каждой группы объединены и подключены к соответствующим разрядам и) -разрядного регистра множителя, вторые входы первой подгруппы каждой группы элементов И подклю- чены к выходам соответствующих разрядов регистра множимого, вторые входы второй подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов первого коммутатора блока кратных множимого вторые входы третьей подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов второго коммутатора блока кратньм множимого, вторые входы четвертой подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов третьего коммутатора блока кратных множимого, выходы

1116427 динен с входом первого узла удвоения, первыми информационными входами первого, второго и третьего коммутаторов блока кратных множимого, выход первого узла удвоения которого соединен с вторым информационным входом первого коммутатора и входом второго узла удвоения блока кратных множимого, выход второго узла удвое" ния которого соединен с вторым информационным входом второго коммутатора и входом третьего узла удвоения блока кратных множимого, выход которого соединен с вторым информационным входом третьего коммутатора, управляющие входы комму таторов соединены с группой входов задания режима работы устройства, первой, второй, третьей и четвертой подгрупп элементов И каждой группы подключены к соответствующим входам соответствующих узлдв тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на один двоичный разряд, начиная со второй подгруппы элементов относительно первой подгруппы элементов И, а выходы первой подгруппы элементов И каждой группы подключены к соответствующим входам соответствующих узлов тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на четыре двоичных разряда относительно первой подгруппы элементов И предыдущей группы, выход

И-разрядного регистра множимого сое1

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.

Известно множительное устройство, содержащее накопитель (блок формирования произведения) и осуществляющее умножение множимого Х на множитель У.= л " ), причем в предварительно очищенный накопитель множимое

Х прибавляется q< раэ, затем оно сдвигается влево на один разряд и вновь прибавляется в накопитель раз, и так до тех пор, пока не будут обработаны все разряды множителя У. Это устройство позволяет умножить двоичные и десятичные числа (1) .

Существенным недостатком известного устройства является низкое быстродействие, особенно при умножении десятичных чисел. Так, для перемножения двух щ -разрядных десятичных чисел в известном устройстве требуется время, примерно равное т 0- 4 5m< 1 где1, - вре су рования дву аразрядных десятичных чисел. Здесь . предполагается, что цифры О, 1,2,... 9

ЗО

2 появляются во всех разрядах множителя У с равной вероятностью.

Наиболее близким по технической сущности к изобретению является множительное устройство, содержащее

Е-разрядный регистр множителя (ичразрядность десятичных сомножителей) (пав+ 1)-разрядный регистр множимого со схемой удвоения, 2rrl -разрядный регистр результата (в известном устройстве он подразумевается), матрицу из (N>1) N узлов тетрадного умножения,2 е узлов тетрадного суммирования, 2m буферных регистров, 2m узлов преобразования двоичного кода в десятичный, 2 rn коммутаторов и блок суммирования, причем первые входы узлов тетрадного умножения матрицы соединены с выходами соответствующих тетрад регистра множимого, а вторые входы соединены с выходами младших разрядов соответствующих тетрад регистра множителя, входы узлов тетрадного суммирования соединены с выходами соответствующих буферных регистров и узлов тетрадного умножения, а выходы соединены с входами соответствующих буферных регистров и узлов преобразования двоичного кода в десятичный, а также соединены с первыми входами соответствующих

Поставленная цель достигается тем, что в множительное устройство, содержащее п1 -разрядные регистры множи25 мого и множителя (е-разрядность десятичных сомножителей), 2m-разрядный регистр результата, 2vn узлов тетрадного суммирования, 2m -I коммутаторов, 2Ф-1 узлов преобразования двоичного кода в десятичный, 2m-разрядный сумматор, причем выходы узлов тетрадного суммирования, кроме 2m-ro, соединены с информационными входами соответствующих узлов преобразования двоичного кода в десятичный и с первыми инфор- 35 мационными входами соответствующих коммутаторов, вторые информационные входы которых соединены с выходами соответствующих узлов преобразования двоичного кода в десятичный, 4О выходы коммутаторов соединены с соответствующими 2m-1 информационными входами 2 -разрядного сумматора, выходы которого соответственно соединены с информационными входами

2N-разрядного регистра результата, информационный 2в-й вход сумматора соединен с выходом 2III-го узла тетрадного суммирования, управляющие входы коммутаторов и сумматора соединены 50 с группой входов задания режима работы устройства, введены блок формирования кратных множимого, содержащий первый, второй, и третий узлы удвоения, первый, второй и третий коммутаторы, а также блок частичных произведений, содержащий ю групп элементов И, причем каждая группа

3 1i 16 коммутаторов, выходы узлов преобразования двоичного кода в десятичный соединены с вторыми входами соответствующих коммутаторов, выходы которых соединены с равновесовыми входами блока суммирования, выход блока суммирования соединен с входом регистра результата, управляющие входы регистра множимого блока суммирования и коммутаторов соединены 10 с входом режима работы устройства.

Данное устройство позволяет умножать как десятичные, так и двоичные числа (21.

Недостатком указанного устройства является относительно низкое быстродействие, вызванное в первую очередь тем, что в нем окончательный резуль.тат формируется за четыре такта.

Цель изобретения — повышение быстродействия.

427 4 элементов И содержит первую, вторую, третью и четвертую подгруппы элементов И, причем первая и вторая подгруппы каждой группы элементов

И содержат 4м элементов И, третья подгруппа каждой группы содержит

4III+ 1 элементов И, четвертая подгруп" па каждой группы содержит 4щ+2 элементов И, первые входы элементов И каждой подгруппы каждой группы объединены и подключены к соответствующим разрядам re-разрядного регистра множителя, вторые входы первой подгруппы каждой группы элементов И подключены к выходам соответствую -; щих разрядов регистра множимого, вторые входы второй подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов первого коммутатора блока кратных множимого, вторые входы третьей под- . группы элементов И каждой группы подключены к выходам соответствующих разрядов второго коммутатора блока кратных множимого, вторые входы четвертой подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов третьего коммутатора блока кратных множимого, выходы первой, второй, третьей и четвертой подгрупп элементов И каждой группы подключены к соответствующим входам соответствующих узлов тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на один двоичный разряд, начиная с второй подгруппы элементов

И относительно первой подгруппы элементов И, а выходы первой подгруппы элементов И каждой группы подключены к соответствующим входам соответствующих узлов тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на четыре двоичных разряда относительно первой подгруппы элементов И предыдущей группы, выход

IYI-разрядного регистра множимого соединен с входом первого узла удвоения, первыми информационными входами первого, второго и третьего коммутаторов блока кратных MHQKHMoI" выход: первого узла удвоения которого соединен с вторым информационным входом первого коммутатора и входом второго узла удвоения блока кратных множимого, выход второго узла удвоения которого соединен с вторым информационным входом второго коммутатора и входом

16427

-15

5S

5 11 третьего узла удвоения блока кратных множимого, выход которого соединен с вторым информационным входом третьего коммутатора, управляющие входы коммутаторов соединены с группой входов задания режима работы устройства.

На фиг.1 приведена структурная .схема предлагаемого множительного устройства; на фиг.2 - структурная схема блока кратных множимого, на фиг.3 - функциональная схема блока частичных произведений для случая, когда гп =2.

Устройство содержит (фиг.1)ltd--раз рядные регистры 1 и 2 соответственно множимого и множителя, 2m-разрядный регистр результата 3, блок 4 кратных множимого, блок 5 частичных произведений, 2т узлов 6 тетрадного суммирования, 2m -1 узлов 7 преобразования двоичного кода в десятичный, 2m-1 коммутаторов 8, сумматор 9 и вход 10 задания режима работы устройства. Выход регистра 1 множимого соединен с входом блока 4 кратных множимого, выход которого соединен с первым входом блока 5 частичных произведений, второй вход которого соединен с выходом регистра 2 множителя, выходы 11 тетрадных произведений блока 5 частичных произведений соединены с входами соответствующих узлов 6 тетрадного суммирования, выходы узлов 6 тетрадного суммирования, за исключением последнего узла 6 соединены с входами соответствующих узлов 7 преобразования двоичного кода в десятичный и с первыми входами соответствующих коммутаторов 8, вторые входы которых соединены с выходами соответствующих узлов 7 преобразования двоичного кода в десятичный, выходы коммутаторов 8 и последнего узла 6 .„„ тетрадного суммирования соединены с входами сумматора 9, выход которого соединен с входом регистра

3 результата, управляющие входы блока 4, коммутаторов 8 и сумматора

9 соединены с входом 10 режима работы устройства. Регистры 1 и 2 множимого Х и множителя У предназначены для хранения п1 -разрядных десятичных и и -разрядных двоичных сомно-. жителей (предполагается, что г =-4e).

В регистр 3 результата записывается

2m-разрядное десятичное или же 2N разрядное двоичное произведение.

Эти регистры могут быть построены, например, на двухтактных синхронных

fl-триггерах (цепи синхронизации на чертеже не показаны).

В блоке 4 кратных формируются двухкратное 2х, четырехкратное

4х и восьмикратное 8х множимые.

Получение этих кратных в двоичной системе счисления не вызывает никакого труда и все они могут быть образованы простым сдвигом информации соответственно на один, два и три двоичных разряда в сторону старших разрядов.

Если используется десятичная система счисления с применением кода 8 4 2 1, то может быть использована такая же процедура сдвига, как и при двоичном умножении, за исключением того, что если удвоенная цифра равна или больше десяти, то (как и при сложении двух десятичных цифр в коде 8 4 2 1) требуются десятичный перенос и корректирующее добавление +6.

Блок 4 (фиг.2) содержит узлы

12 удвоения и коммутаторы 13. В режиме двоичного умножения на входе 10 устройства присутствует потенциал," разрешающий передачу информации на выходы коммутаторов 13 с их первых входов, на которые поступает информация непосредственно с входа блока

4, а в режиме десятичного умножения на выходы коммутаторов 13 подается информация с их вторых входов, которые соединены с выходами соответствующих узлов 12 удвоения. Таким

40 образом, в режиме двоичного умножения кратные 2х, 4х и 8х формируются в блоке 4 пугем простого сдвига информации соответственно на один, два и три двоичных разряда влево (этот сдвиг осуществляется

sa счет соответствующего подключения вторых входов коммутаторов 13 к входу блока 4), а в режиме десятичного. умножения эти кратные образуются посредством многократного выполнения в узлах 12 операции удвоения над исходной информацией. Так, например, восьмикратное множимое 8х формируется в результате последовательного выполнения трех операций удвоения на первом 124, втором 12 и третьем 12 узлах удвоения.

В блоке 5 формируются частичные произведения множимого Х на все цифры

1116427 множителя У, причем независимо от того, используется ли н устройстве двоичная или десятичная система счисления, чиспо частичных произведений равно и . Это связано с тем, что в режиме двоичного умножения образуются частичные произведения множимого на,каждую двоичную цифру и-разрядного множителя, а в режиме десятичного умножения формируются четйре частичных произведения множимого на каждую десятичную цифру Nразрядного множителя, т.е. то же й, так как и =4 .

Блок 5 содержит (фиг.3) и =8 линеек элементов И 14 (рассматривается случай перемножения в устройстве

8-разрядных двоичных или 2-разрядных десятичных чисел). На первые входы элементов И 14 каждой линейки из блока 4 кратных поступает соответствующее кратное множимого Х (по шинам

15 подается одинарное множимое 1 Х по шинам 16 — удвоенное множимое

2 К, по шинам 17 — учетверенное множимое 4 Х и по шинам 18 — увосьмиренное множимое 8.Х), на вторые входы всех элементов И 14 каждой линейки поступает значение соответствующего двоичного разряда регистра

2 множителя (по шинам 19 в блок 5 поступают значения двоичных разрядов младшей тетрады регистра 2 множителя, а по шинам 20 — значения двоичных разрядов старшей тетрады регистра 2 множителя). На выходах одной линейки элементов И 14 образуется одно частичное произведение, а всего в блоке 5 формируется восемь частичных произведений. Выходы элементов И 14, расположенных в первой десятичной позиции блока 5, образуют первый выход 11 значения тетрадных произведений блока 5 частичных произведений (на чертеже эти элементы И 14 расположены первыми справа и отделены штриховой линией). Подобным образом образуются второй 11 третий 113 и четвертый

11 выходы тетрадных произведений блока 5 частичных произведений.

Узлы 6 тетрадного суммирования предназначены для быстрого суммирования тетрадных произведений, сформированных в соответствующей десятичной позиции блока 5 частичных произведений. Они могут быть построены самыми различными способами.

30

45 В таблице приведен фрагмент истин50

5

Результаты, сформирона нные на выходах узлов 7 преобразования двоичного кода в десятичный, испольэуютс.я в устройстве только н режиме десятичного умножения. Эти узлы предназначены для преобразования двоичного кода, полученного на выходе соответ" ствующего узла 6 тетрадного суммирования, н двоично-десятичньп1 код

8 4 2 1. Они могут быть построены с использованием постоянного запоминающего устройства по таблицам истинности. Для определенности детально рассмотрим синтез первого узла

7 преобразования двоичного кода в десятичный (другие узлы 7 строятся аналогично). Сначала следует определить, какое максимальное значение двоичного кода должен преобразовывать этот узел. При этом будем руководствоваться следующим. На выходах элементов И 14, расположенных н первой десятичной позиции блока 5 и образующих его первый выход 11 „ тетрадных произведений при умножении двух десятичных чисел могут одновре" менно формироваться следующие максимально возможные значения тетрадных произведений: 1001, 1000 и 0110, Эти значения тетрадных произведений возможны в устройстве только тогда, когда мпадшая десятичная цифра множимого Х равна 9, а младшая десятичная цифра множителя У ранна 7. Ввиду этого на ныходе первого узла 6 тетрадного суммирования не может бьггь сформировано значение двоичного кода, превышающее величину 1001

+1000+0100=10111. А поэтому узел 7 преобразования двоичного кода в десятичный может бьггь построен на

ПЗУ емкостью н двадцать четыре 2-разрядных десятичных слова. ности узла 74 преобразования двоичного кода в десятичный, в которой через У5, У4, У, У, У обозначен двоичный код суммы тетрадных произведений, сформированный на вьмоде первого узла 6 тетрадного суммирования и поступающий на вход узла

7 . На выходе этого узла образуется 2-разрядное десятичное число .1 в коде 8 4 2 1. Возрастание индексов при буквенных обозначениях здесь принято в направлении старших pasрядов, 1116427, 10

1 1 ) 1

О

00 00 00 00

0000 000

0000 0011

00000100

О

О

О

О

00000101

00 t 0001

Следует особо отметить„что с целью обеспечения более высокого бы- стродействия сумматора 9 информацию в узлах 7 преобразования двоичного кода в десятичный можно хранить надлежащим образом в коде с избытком

3 или же в коде с избытком б. Это позволяет исключить на некоторых 30 выходах .сумматора 9 специальные кодопреобразователи, а следовательно, и повысить их быстродействие. Так как сумма тетрадных произведений, сформированных в старшей десятичной позиции блока 5 в режиме десятично35

ro умножения, не может быть больше девяти, то отпадает надобность в преобразовании двоичного кода в десятичный, а поэтому выход узла б ш сое40 динен непосредственно с 2щ -разрядным входом сумматора 9 (фиг.1) .

Коммутаторы 8 в режиме двоичного умножения осуществляют подключение к соответствующим входам сумматора

9 выходов узлов 6 тетрадного суммиро45 вания, а в режиме десятичного умножения — выходов узлов 7 преобразования двоичного кода в десятичный.

Из изложенного следует, что в предлагаемом устройстве может оказаться так, что узлы 6 и 7, а также коммутаторы 8, расположенные на разных десятичных позициях, будут иметь и разные схемные структуры. В тех же случаях, когда преследуется цель обеспечения однородности структуры устройства, можно ограничиться деталь. ным анализом и синтезом только уэТ лов бе, 7m и коммутатора 8и, расположенных Hà rn-oA десятичной позиции, причем эта совокупность может быть конструктивно выполнена в виде единого модуля, используемого на всех десятичных позициях устройства и реализованного, например, как большая интегральная схема.

В большинстве практических случаев в устройстве в качестве сумматора 9 должен использоваться либо двухвходовой, либо трехвходовой быстродействующих комбинационный сумматор, позволяющий суммировать как двоичные, так и десятичные числа.

Рассмотрим работу устройства при умножении двоичных и десятичных чисел.

В режиме умножения чисел в двоичном коде по сигналу на входе 10 устройства блок 4 настраивается на формирование двоичных кратных, сумматор

9 настраивается на суммирование двоичных чисел, а выходы коммутаторов 8 соединяются со своими первыми входами, на которые поступают результаты с. выходов соответствующих узлов 6 тетрадного суммирования. Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются и -разрядные двоичные сомножители Х и У беэ знаков. После этого в блоке 4 формируются четыре двоичных кратных множимого .1Х,2Х,4Х,8Х, которые поступа" ют соответствующим образом на входы блока 5, где образуется и частичных ,произведений множимого Х на все двоичные цифры и -разрядного множителя 7.

1116427

Тетрадные произведения, являющиеся составной частью частичных произведений, поступают на выходы 11 блока 5 с .учетом занимаемой ими в блоке весо"., вой десятичной позиции. Например, все 5 тетрадные произведения, расположенные в первой десятичной позиции о блока 5 и имеющие вес 10, поступают на выход 11 блока 5, а все тетрадные произведения, находящиеся во второй десятичной позиции блока 5 и имеющие вес 10, подаются на выход

11 блока 5. В узлах 6 тетрадного суммирования выполняется быстрое двоичное суммирование равновесовых тетрадных произведений, поступающих на входы этих узлов с соответствующих выходов 11 блока 5 частичных произведений, а получившиеся на их выходах результаты поступают через соответствующие коммутаторы 8 на равновесовые входы су чматора 9, где и осуществляется их окончательное суммирование. Получившийся

I. на выходе сумматора 9 2 п-разрядный двоичный результат записывается в регистр 3 результата.

В режиме умножения десятичных чисел по сигналу на входе 10 устройства блок 4 настраивается на формиро- 3Е, вание десятичных кратных, сумматор

9 настраивается на суммирование десятичных чисел, а выходы коммутаторов 8 соединяются со своими вторыми входами, на которые подаются результач5 ты с выходов соответствующих узлов

7 преобразования двоичного кода в десятичный. Далее одновременно или последовательно во времени в регистры

1 и 2 загружаются N -разрядные деся- 4р тичные сомножители Х и У беэ знаков.

После этого в блоке 4 формируются четыре десятичных кратных множимого

1X,2X,4Х и 8Х, которые поступают соответствующим образом на входы 45 блока 5, где образуется и частичных произведений множимого Х на множитель

У (прИ умножении на одну десятичную цифру множителя образуется четыре частичных произведения). Далее в уэ- gp лах 6 тетрадного суммирования выполняется быстрое двоичное суммирование равновесовых тетрадных произведений, поступающих на входы этих узлов с соответствующих выходов 11 блока 5частичных произведений, а получившиеся на их выходах двоичные результаты поступают на входы соответствующих узлов 7, где производится их преобразование в десятичный код, например, код 8 4 2 1. Десятичные числа с выходов узлов 7 подаются через коммутаторы 8 на равновесовые входы сумматора

9, в котором и производится их окончательное суммирование. Получившийся при этом на выходе сумматора 9 2 rA+ разрядный десятичный результат записывается в регистр 3 результата.

Время умножения двоичных Т и деи и 1 сятичных Т чисел в предлагаемом

4О устройстве, в предположении что сомножители загружаются во вход" ные регистры 1 и 2 одновременно, примерно равно

1 = 4+ e 8 Ç и, Тщ — ь 4 с 5- ь ь+ 7 + с 8 + +с 9 где Т - задержка, которую вносит блок с порядковым номером К на структурной схеме устройства (фиг. 1). В известном устройстве (23 эти времена соответственно равны

Т 3(4g i. <.3о-п 5 е "6 9 i

Т 1 3(< t76+7 A)<75+ < 41+"á "з

1 где Т „„- время, необходимое на запись

1 информации в регистры, а „означает задержку информации на узлах тетрадного суммирования в известном устройстве (2). Пусть и =8, ю =-2, и, кроме этого, пусть что вполне реально (. — задержка сигнала на одном логическом элементе).

Тогда в предлагаемом и известном устройствах время умножения двоичных и десятичных чисел составляет величи-! ну д и и 4

7 =Ы2 Т 40 ; Т =2И Т -<3<

Я s <0 ) 10 а следовательно, предлагаемое устройство при умножении двоичных чисел имеет примерно в 2,2 раза более вы-. сокое быстродействие, чем известное. При умножении же десятичных чисел оно примерно в 1,6 раза быстрее известного.

1116427! 116427

ВНИИПИ Заказ 6930/38 Тираж 698 По писное

Я

Фадхап ППП Патент, r. Ухгород, уп.Проентная,4