Микропрограммный процессор со средствами быстрого прерывания

Микропрограммный процессор со средствами быстрого прерывания

Иллюстрации

Показать все

Реферат

 

МИКРОПРОГРАММНЫЙ ПРОЦЕССОР СО СРЕДСТВАМИ БЫСТРОГО ПРЕРЫВАНИЯ, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формирователя импульсов , первым адресным выходом регистра микрокоманд, первым выходом регистра команд и Адресным входом блока микропрограммной памяти, управляющий вход и выход которого подключены соответственно к выходу формирователя импульсов и входу реВСЕСОЮЗНАЯ «АТЕИТЙО- и техцИШИЦ гистра микрокомандi управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информационный вход и второй выход которого подключены соответственно к выходу формирователя импульсов, первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информацион (/ ные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а второй выход операционного блока под§ ключен к информационным входам регистра состояний и блока передатчиков данных и третьему информационному входу блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый о: информационные входы коммутатора сое динены соответственно с выходом фор00 мирователя импульсов, информационным выходом блока приемников данных, информационным выходом регистра состояний , вторым выходом операционного блока и выходом константы регистра микрокоманд, информа1;ионный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний соединены соответственно с выходом формирователя импульсов, признаковым выходом регистра состоя

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК фСЕСОЮ31 < д,",,", """ „13

OllHCAHHE NSOEPE TEHHR

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3518879/24-24 (22) 08. 12.82 (46) 30.09.84. Бюл. ¹ 36 (72) А.А. Черевко, В.А. Иванов и В.В. Сыров (71) Ордена Ленина институт кибернетики им. В.М. Глушкова (53) 68 1.325(088.8) (56) 1. Патент США № 4250546, кл. 364/200, опублик. 1980.

2. Патент США № 3710324, кл. G 06 F 3/04, опублик. 1972.

3. Фельдман Б.Я. и др. Логическая организация процессора.СМ вЂ” ЗП. В кн.: Управляющие вычислительные комплексы на базе малых 3ВМ. Труды

ИНЭУМ, вып. 68, 1978, с. 9-23, рис. 1 (прототип). (54)(57) МИКРОПРОГРАММНЫЙ ПРОЦЕССОР

СО СРЕДСТВАМИ БЫСТРОГО ПРЕРЫВАНИЯ, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формирователя импульсов, первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной памяти, управляющий вход и выход которого подключены соответственно к выходу формирователя импульсов и входу ре„„SU„„1116432 А зов С 06 F 15/00; С 06 F 9/46 гистра микрокоманд, управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, синхровход, информацион— ный вход и второй выход которого подключены соответственно к выходу формирователя импульсов, первому выходу операционного блока и информационному входу блока передатчиков О адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров, а вто- Се рой выход операционного блока подключен к информационным входам регистра состояний и блока передатчиков данных и третьему информационно- М му входу блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый С5 информационные входы коммутатора сое- ф динены соответственно с выходом формирователя импульсов, информационным выходом блока приемников данных, информационным выходом регистра состояний, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний соединены соответственно с выходом формирователя импульсов, признаковым выходом регистра состоя

1116432 .

l5

20 ний и четвертым информационным вхо— дом блока формирования адреса микрокоманды, синхровход регистра состояния и управляющий вход операционного блока соединены с выходом формирователя импульсов, вход формирователя импульсов подключен к операционному выходу регистра микрокоманд, синхровход и информационный вход регистра команд соединены соответственно с выходом формирователя импульсов и информационным выходом блока приемников данных, вход которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации подключены к управляющему входу1

Изобретение относится к вычислительной технике и предназначено для применения в цифровых вычислительных машинах с микропрограммным управлением и системой прерывания.

Известен процессор, в котором наряду с обычным прерыванием, предусмат ривающим автоматическое сохранение счетчика команд, регистра состояния и всех рабочих регистров процессора в стеке, предлагается для быстрых прерываний сохранять и восстанавливать автоматически в стеке только счетчик команд и регйстр состояния с целью уменьшения времени прерывания (1 1.

Недостаток этого устройства — низкое быстродействие выполнения операции прерывания, обусловленное медленной реализацией обработки прерывания.

Известен процессор, содержащий общую шину, блоки управления общей шиной, прерываний, приемников данных, выходу процессора, о т л и ч а юшийся тем, что, с целью повышес ния быстродействия, он содержит блок признака обработки прерывания, включающий два элемента И, два элемента ИЛИ и триггер, информационный вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов

ИЛИ и пятым информационным входом блока формирования. адреса микрокоманды, шестой информационный вход которого подключен к выходу дополнительного признака регистра состояний, первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формирователя импульсов и входам второго элемента

ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд.

2 передатчиков данных, передатчиков адреса, обработки, регистров, регистр адреса, регистр состояния, регистр команд и узел управления 1 2 j.

Недостаток этого устройства жесткая аппаратная реализация управ— ления, ограничивающая его функциональные возможности: обеспечивает только медленную программную обработку прерываний и медленную реакцик на прерывание.

Наиболее близким техническим решением к изобретению является процессор с микропрограммной реализацией узла управления и векторной системой прерывания, содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формиро3 11 вания адреса микрокоманды, первый и второй информационные входы и выход которого соединены соответственно с первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной памяти, выход которого подключен к входу регистра микрокоманд, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микрокоманд и первым выходом регистра адреса, информационный вход и второй выход которого подключены соответственно к первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутатора и блока регистров а второй выход операционного блока подключен к информационным входам регистра состояния и блока передатчиков данных и третьему информационному входу блока формирования адреса микрокоманды, первый — четвертый информационные входы коммутатора соединены соответственно с информационным выходом блока приемников данных, информационным выходом регистра состояния, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а управляющий вход и второй выход блока прерываний соединены соответственно с признаковым выходом регистра состояния и четвертым информационным входом блока формирования адреса микрокоманды, синхровходы регистра состояния, блока прерываний, регистров адреса и команд и управляющие входы блоков микропрограммной памяти, регистров, формирования адреса микрокоманд, операционного блока, коммутатора соединены с выходом формирователя импульсов, вход которого подключен к операционному входу регистра микрокоманд, информационный вход регистра команд соединен с информационным выходом блока приемников данных, вход которого подключен

16432 4

5

35 к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации подключены к управляющему входу-выходу процессора СЗ 3.

Недостатком известного устройства является низкое быстродействие выполнения операции прерывания, обусловленное медленной программной реализацией алгоритма обработки прерывания, а также необходимость сохра. нения и восстановления минимум двух регистров (счетчика команд и регистра состояний), а во многих случаях и всех универсальных регистров, что удлиняет время сохранения и восстановления состояния программы

Цель изобретения — повышение быстродействия процессора путем умень" шения времени сохранения и восста-. новления состояния программы при прерываниях путем запоминания одного регистра (регистра состояния) вместо нескольких (от 2 до 8) и уменьшения времени обработки прерывания благодаря возможности микропрограммной реализации алгоритма обработки прерывания.

Поставленная цель достигается тем, что в микропрограммный процессор. содержащий регистр состояния, блок прерываний, блок синхронизации, блок приемников данных, блоки передатчиков данных и адреса, регистр адреса, блок регистров, операционный блок, коммутатор, регистр команд, формирователь импульсов, регистр микрокоманд, блок микропрограммной памяти и блок формирования адреса микрокоманды, управляющий вход, первый и второй информационные входы и выход которого соединены соответственно с выходом формирователя импульсов, первым адресным выходом регистра микрокоманд, первым выходом регистра команд и адресным входом блока микропрограммной памяти, управляющий вход и выход которого

1116432 подключены соответственно к выходу— формирователя импульсов и входу регистра микрокоманд, управляющий вход, информационный вход, первый, второй и третий адресные входы блока регистров соединены соответственно с выходом формирователя импульсов, первым выходом операционного блока, вторым выходом регистра команд, вторым адресным выходом регистра микро- 1О команд и первым выходом регистра адреса, синхровход, информационный вход и второй выход которого подклю" чены соответственно к выходу формирователя импульсов, первому выходу операционного блока и информационному входу блока передатчиков адреса, первый и второй информационные входы операционного блока соединены с выходами соответственно коммутато- 2п ра и блока регистров, а второй выход операционного блока подключен к информационным входам регистра состояния и блока передатчиков данных и третьему информационному входу 25 блока формирования адреса микрокоманды, управляющий вход, первый, второй, третий и четвертый информационные входы коммутатора соединены соответственно с выходом формирователя импульсов, информационным выходом блока приемников данных, информационным выходом .регистра состояния, вторым выходом операционного блока и выходом константы регистра микрокоманд, информационный вход и первый выход блока прерываний подключены к управляющему входу-выходу процессора, а синхровход, управляющий вход и второй выход блока прерываний сое- 4О динены соответственно с выходом формирователя импульсов, признаковым выходом регистра состояния и четвертым информационным входом блока формирования адреса микрокоманды, 45 синхровход регистра состояния и управляющий вход операционного блока соединены с выходом формирователя импульсов, вход которого подключен к операционному выходу регистра микрокоманд, синхровход и информационный вход регистра команд соединены соответственно с вьжодом формирователя импульсов и информационным выходом блока приемников даннь|х, вход

55 которого подключен к информационному входу-выходу процессора, выходы блока передатчиков данных и блока передатчиков адреса соединены соответ ственно с информационным и управляющим входами-выходами процессора, а управляющие входы этих блоков подключены к .выходу блока синхронизации, вход управления чтением/записью которого соединен с выходом формирователя импульсов, а вход управления режимом и выход блока синхронизации подключены к управляющему входу-выходу процессора, введен блок признака обработки прерывания, включающий два элемента И, два элемента ИЛИ и триггер, информационный ,вход, синхровход и выход которого соединены соответственно с выходами первого и второго элементов ИЛИ и пятым информационным входом блока формирования адреса микрокоманды, шестой информационный вход которого подключен к выходу дополнительного признака регистра состояния, первый и второй входы первого элемента ИЛИ соединены с выходами соответственно первого и второго элементов И, первые входы которых подключены к выходу формирователя импульсов и входам второго элемента ИЛИ, а вторые входы первого и второго элементов И соединены соответственно с признаковым выходом блока приемников данных и выходом константы регистра микрокоманд.

На фиг. 1 представлена блок-схема микропрограммного процессора, на фиг. 2 — 8 функциональные схемы соответственно блока формирования адреса микрокоманд, блока прерываний, блока синхронизации, операционного блока, регистра состояния, блока регистров, формирователя импульсов; на фиг. 9 — временная диаграмма работы блока прерываний; на фиг. 10— то же, блока синхронизации; на фиг. 11 — то же, формирователя импульсов, блоков регистров, формирования адреса микрокоманд, операционного блока и регистра 1 состояния; на фиг. 12 — таблица входов-выходов узла перекодировки формирователя импульсов.

Микррпрограммный процессор со средствами быстрого прерывания содержит регистр 1 состояния, блок 2 прерываний, блок 3 синхронизации, блок 4 приемников данных, блок 5 передатчиков данных, блок 6 передатчиков адреса, регистр 7 адреса, блок 8 регистров, операционный блок t 6432

5S

7 11 9, коммутатор 10, регистр 11 команд, формирователь 12 импульсов, регистр

13 микрокоманд, блок 14 микропрограммной памяти, блок 15 формирования адреса микрокоманды, блок 16 признака обработки прерывания, содержащий первый 17 и второй 18 элементы И, первый t9 и второй 20 элементы ИЛИ и триггер 21. Первый и второй информационные входы и выход блока 15 формирования адреса микрокоманды соединены соответственно с первым адресным выходом регистра

13 микрокоманд, первым выходом регистра 11 команд и адресным входом блока 14 микропрограммной памяти.

Выход блока 14 подключен к входу регистра 13 микрокоманд. Информационный вход, первый — третий адресные входы блока 8 регистров соединены соответственно с первым выходом операционного блока 9, вторым выходом регистра 11 команд, вторым адресным выходом регистра 13 микрокоманд и первым выходом регистра 7 адреса.

Информационный вход и второй регистр

7 адреса подключены соответственно к первому выходу операционного блока 9 и информационному входу блока 6 передатчиков адреса. Первый и второй информационные входы операционного блока 9 соединены соответственно с выходами коммутатора 10 и блока

8 регистров. Второй выход операционного блока 9 подключен к информационным входам регистра 1 состояния, блока 5 передатчиков данных и третьему информационному входу блока 15 формирования адреса микрокоманды.

Первый — четвертый информационные входы коммутатора 10 соединены соответственно с информационным выходом блока 4 приемников данных, информационным выходом регистра 1 состояния, вторым выходом операционного блока 9 и выходом константы регистра 13 микрокоманд. Информационный вход и первый выход блока 2 прерываний подключены к управляющему входу-выходу 22 процессора. Управлйющий вход и второй выход блока 2 соединены соответственно с признаковым вы-. ходом регистра 1 состояния и четвертым информационным. входом блока 15 формирования адреса микрокоманды.

Синхровходы регистра 1 состояния, бло ка 2 прерываний, регистров 7 адреса и 11 команд и управляющие входы блоков .

8 регистров, 14 микропрограммной памяти, 15 формирования адреса микрокоманд, 9 операционного блока, 10 коммутатора, а также первые входы элементов 17, 18 И блока 16 соединены с выходом формирователя 12 импульсов. Вторые входы первого 17 и второго 18 элементов И соединены соответственно с признаковым выходом блока 4 приемников данных и выходом константы регистра 13 микрокоманд.

Входы первого 19 элемента ИЛИ соединены с выходами первого 17 и второго 18 элементов И. Первый и второй входы второго 20 элемента ИЛИ соединены соответственно с первыми входами элементов 17 и 18 И. Информационный вход, синхровход и выход триггера 21 соединены сооТветственно с выходами первого 19, второго 20 элементов ИЛИ и пятым информационным входом блока 15 формирования адреса микрокоманды. Шестой информа ционный вход блока t5 подключен к выходу дополнительного признака регистра 1 состояния. Вход формирователя 12 импульсов подключен к операционному выходу регистра 13 микрокоманд. Информационный вход регистра .

11 команд соединен с информационным выходом блока 4 приемников данных, вход которого подключен к информационному входу-выходу 23 процессора.

Выходы блока 5 передатчиков данных и блока 6 передатчиков адреса соединены соответственно с информационным

23 и управляющим 22 входами-выходами процессора, а управляющие входы этих блоков подключены к выходу блока 3 синхронизации. Вход управления чтением/записью блока 3 синхронизации соединен с выходом формирователя 12 импульсов, а вход управления режимом и выход блока 3 синхронизации подключены к управляющему 22 входувыходу процессора.

Блок 15 формирования адреса микрокоманд содержит регистр 24 адреса микрокоманд, сумматор 25, коммутаторы 26-30, элемент 31 И-НЕ . При этом выходы коммутаторов 27, формирующих старшие разряды 15-4 адреса микрокоманды и выходы коммутаторов

28 и 29, формирующих мпадшие 3-0 раэряды адреса микрокоманды, соединены с информационным входом регистра

24 адреса микрокоманд. Первые-четвертые информационные входы коммутато-.

1116432

9 ров 27-29 соединены соответственно с выходом сумматора 25, первым 32, вторым 33, третьим 34 информационными входами блока 15. Выход регистра 24 соединен с первым входом 5 сумматора 25 и выходом 35 блока 15.

Пятые информационные входы коммутато. ров 28 и 29 соединены с выходами коммутаторов 26. Пятый, шестой и седьмой информационные входы коммутатора 30 соединены соответственно с четвертым 36, пятым 37 и шестым

38 информационными входами блока .

15. Первый-четвертый информационные входы коммутатора 30 соединены ши- 15 ной 39 с признаками результата операций, поступающими на третий 34 информационный вход блока 15 Инверсный выход коммутатора 30 соединен с первым входом элемента 3 1 И-НЕ, вы- 20 ход которого соединен с вторыми управляющими входами коммутаторов 27 и третьими управляющими входами коммутаторов 28 и 29. Первые и вторые управляющие входы 40 коммутаторов

26, первые управляющие входы 4 1 коммутаторов 27, первые 42 и вторые 43 управляющие входы коммутаторов 28 и 29, стробирующий 44, первый 45, второй 46 и третий 47 управляющие входы коммутатора 30, второй 48 вход элемента 3 1 И-НЕ, управляющий 49 вход регистра 24 адреса микрокоманд соединены с управляющим входом 50 блока 15. На первые-четвертые инфор- 35 мационные входы коммутаторов 26 заведены соответствующие разряды всех четырех тетрад шины данных 51, поступающие на третий 34 информационный вход блока 15 таким образом, 40 чтобы имелась возможность группового ветвления по результату анализа каждой тетрады. Так, например, на первый-четвертый информационные входы коммутатора 26, выход которого соединен с пятым адресным входом коммутатора 29, формирующего младший разряд адреса, соответственно заведены разряды 12, 8, 4, 0 шины данных, поступающие на третий 34 информационный вход блока 15. Второй вход сумматора 25 и стробирующие входы коммутаторов 26-29 соединены с внутренней шиной Б "Логический ноль", третий вход сумматора 25 соединен с внутренней шиной С "Логическая единица" °

В данном примере технической реализации информационный и управляюший входы-выходы процессора объе. динены в общую шину, представляющую собой унифицированную систему связей и сигналов между процессором, главной памятью и внешними устройствами. В состав общей шины входят линии адреса, данных и управления.

Линии адреса предназначены для передачи адреса ячейки памяти либо адреса регистра внешнего устройства.

Линии данных используются для передачи данных между задатчиком и исполнителем. Сигнал "Синхронизация задатчика" (СХЗ) используется для указания исполнителю, что адрес и управляющая информация выставлены на общей шине.

Сигнал "Синхронизацию исполните-, ° ля" (СХИ) является ответным сигналом исполнителя на сигнал СХЗ. Сигналы "Запрос передачи" ЗП(7-4) используется периферийными устройствами для запроса управления общей шиной. Эти сигналы передаются по четырем линиям. Каждая линия имеет свой уровень приоритета, причем

ЗП 07 имеет наивысший приоритет. Сиг. налы "Разрешение передачи" РП(7-4) являются ответом процессора на сигналы ЗП. Сигнал "Подтверждение выборки" (ПВБ) выдается устройством, которое запрашивало общую шину и получило разрешение на пользование шиной. Сигнал "Занято" (ЗАН) определяет, что шина занята текущим задатчиком. Сигнал "Прерывание" (ПРЕР) выдается задатчиком для того, чтобы процессор перешел на программу или микропрограмму обработки прерывания данного внешнего устройства. Сигнал

"Подготовка" (ПОДГ) передается ко всем устройствам из процессора при нажатии на кнопку "Пуск" или при выполнении команды "Сброс". Линии управления У1, УО используются для передачи кода операции от задатчика к исполнителю. Линии ЗП(7-4), РП(7-4), ПВБ, ПРЕР, ПОДГ однонаправленные. Остальные линии являются двунаправленными. Высокий уровень сигналов РП(7-4) на общей вине является рабочим. Рабочим уровнем остальных сигналов общей шины является низкий.

Блок 2 прерываний содержит инверторы- приемники 52-58, триггеры 59-62, элемент 63 ИЛИ-НЕ, элементы 64, 65 задержки, узел 66 сравнения, элементы 67-70 И-НЕ, элемент 71 ИЛИ,инверто11 1116 ры-передатчики 72-76, элемент-передатчик 77 И-НЕ, триггеры 78, 79, одновибратор 80. При этом входы инверторов-приемников 52-58 соединены соответственно с информационным входом 81 блока 2 прерываний линиями

82 ЗП4, 83 ЗП5, 84 ЗП6, 85 ЗП7, 86 ПОДГ, 87 ПВБ, 88 ПРЕР. Выходы инверторов-приемников 52-55 соединены соответственно с информационными !О входами триггеров 59-62, стробирующие входы которых соединены с синхровходом 89 блока 2 линией 90 "Фаза 1". Выходы триггеров 59-62 соединены соответственно с первым-четвер- } тым входами узла сравнения 66, пятый-седьмой входы которого соединены с управляющим. входом 91 блока 2 прерываний. Первый-четвертый выходы узла сравнения соединены соответствен 2О но с первымн входами элементов

67-70 И-НЕ и входами элемента 71 ИЛИ, выход которого соединен с информационным входом триггера 78 и вторым выходом 36 блока 2 прерываний. Входы 2S одновибратора 80 и элемента 65 задержки, а также вторые входы элементов 67-70 И-НЕ соединены с прямым выходом триггера 78, стробирующий вход которого соединен линией 92 ЗО

"Анализ прерывания" с синхровходом

89 блока 2 прерываний. Выходы элементов 67-70 И-НЕ соединены соответ1 твенно с входами инверторов-передатчиков 72-75 выходы которых соеЭ

35 динены соответственно линиями 93 РП4, 94 РП5, 95 РП6, 96 РП7 с первым выходом 97 блока 2 прерываний. Выходы инверторов-приемников 56, 57 соединены с входами элемента 63 ИЛИ-НЕ, 4О выход которого соединен с входом установки в "0" триггера 78. Выход инвертора-приемника 58 соединен с входом элемента 64 задержки, выход которого соединен с входом инвертора-45 передатчика 76, выход которого соединен линией 98 СХИ с первым выходом

97 блока 2 прерываний. Выход элемента 65 задержки соединен с первым входом элемента-передатчика 77 И-НЕ, второй вход которого соедийен с выходом одновибратора 80. Выход элемента-передатчика 77 И-НЕ соединен линией 99 ПВБ с первым выходом 97 блока 2 прерываний: Инверсный выход триггера 78.соединен со стробирующим входом триггера 79, вход установки в "1" которого соединен с выходом инвертора-приемника 57. Входы уста432 12 новки в "0" триггеров 59-62 соединены с выходом триггера 79, информационный вход которого соединен с внутренней шиной Б Логический ноль".

Блок 3 синхронизации содержит триггеры 100 чтения (ТЧТ), 101 записи (ТЗП), 102 записи байта (ТЗПБ), 103 "Занято" (ТЗАН), 104 синхронизации задатчика (ТСХЗ), 105 ошибки (ТОШ), инверторы-приемники 106, 107, приемник 108, элементы 109-112 ИЛИ, элементы 113-115 задержки, инверторы-передатчики 116, 117, элементы

118-120 И, одновибратор 121, элементы 122-126 И-НЕ, инверторы 127-128.

При этом входы установки в " 1" триг- . геров 100-102 соединены соответственно линиями 129 "Чтение", 130 "Запись", 13 1 "Запись байта" с входом 132 управления чтением/записью блока 3. Информационные входы триггеров 100-103 соединены с внутренней шиной Б Логический ноль", а стробирующие входы этих триггеров соединены с первым входом элемента 112 ИЛИ и выходом инвертора 106, вход которого соединен линией 133 "Подготовка" со входом

134 управления режимом блока 3. Выход элемента 115 задержки соединен с входами установки в "0" триггеров

100-103, вход установки в "1" последнего из которых соединен с выходом элемента 122 И-НЕ, первый вход которого соединен. с первыми входами элементов 120 И, 126 И-НЕ и выходом элемента 109 ИПИ, первый-третий вхо5 ды которого соединены соответственно с прямыми выходами триггеров 100, 101 и 102. Второй вход элемента 122

И-НЕ соединен линией 135 "Фаза 2" с входом 132 управления чтением/за- писью блока 3, а третий. вход элемента 122 И-НЕ соединен с выходом приемника 108, вход которого соединен линией 136 ЗАН со входом 134 управления режимом блока 3, который соединен линией 137 СХИ с входом инвертора-приемника 1,07, выход которого соединен с первыми входами элементов

118, 119 И и информационным входом триггера 105. Прямой выход триггера 103 соединен с первыми входами элементов

123- 125 И-НЕ, входами элемента 113 задержки и инвертора 116, выход последнего из которых соединен линией

138 3АН с выходом 139 блока 3. Инверс ный выход триггера 103 соединен с входом инвертора 127, выход которого соединен линией 140 "Выдача адреса"

13 11164 с выходом l39 блока 3. Первый вход элемента 111 ИЛИ соединен линией

14 1 "Чтение с паузой" с входом 132 блока 3. Второй вход элемента 111 ИЛИ соединен с выходом триггера 102 и пер 5 вым входом элемента 110 ИЛИ, второй вход которого соединен с выходом триггера 101. Выход элемента 110 ИЛИ соединен с вторыми входами элементов

123 и 125 И-НЕ, выход последнего 10 из которых соединен с входом инвертора 128, выход которого соединен линией 142 "Выдача данных" с выходом

139 блока 3. Выход элемента 123

И-НЕ соединен линией 143 У 1 с выхо дом l39 блока 3. Выход элемента

111 ИЛИ соединен с вторым входом элемента 124 И-НЕ выход которого соединен линией 144 У 0 с выходом

139 блбка 3. Выход элемента 113 за- 20 держки соединен с вторым входом элемента 119 И, выход которого соединен со стробирующим входом тригге ра 104, информационный вход которог< соединен с внутренней шиной С "Ло- 25 гическая единица", а прямой выход со вторым входом элемента 118 И, входом установки в "1" триггера 105, первым входом одновибратора 121 и входом инвертора 117., выход которого З0 соединен линией 145 СХЗ с выходом !

39 блока 3. Выход одновибратора

121 соединен .со стробирующим входом триггера l05 инверсный выход которого соединен,,с вторым входом элемента 120 И, выход которого соединен с вторым входом элемента 1 12 ИЛИ, третий вход которого соединен с вы.ходом элемента 118 И. Выход элемента 112 ИЛИ соединен с входом элемен40 та 114 задержки, выход которого соединен с вторым входом элемента 126

И-НЕ, выход которого соединен с входом установки в "0" триггера 104, вторым входом одновибратора 121 и входом элемента 115 задержки.

Операционный блок 9 содержит коммутатор 146, арифметико-логический узел 147, сдвигатель 148, регистр

149 данных, элемент 150 ИЛИ, элемент

151 ИСКЛЮЧАЮЩЕЕ ИЛИ, триггеры 152

50 знака,153 нуля, 154 переполнения, 155 переноса. Первый информационный вход коммутатора 146 соединен с первым информационным входом 156 блока

9, второй вход коммутатора 146 сое55 динен шиной 157 с вторым информационным входом 158 блока 9. Первый информационный вход арифметико-логи.

32 14 ческого узла 147 соединен шиной

159 с вторым информационным входом

158 блока 9. Выход коммутатора 146 соединен шиной 160 с вторым информационным входом арифметико-логического узла 147, первый выход которого соединен с информационным входом сдвигателя 148, первый выход кото-рого соединен с входом регистра

149 данных, входом элемента 150 ИЛИ и первым выходом 16 1 блока 9. Второй выход арифметико-логического узла

147 по которому поступает перенос из старшего пятнадцатого разряда результата, соединен с информационным входом триггера 155 переноса и первым входом элемента 151 ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с третьим выходом арифметикологического узла 147, по которому поступает перенос из предыдущего (четырнадцатого) разряда результата.

Информационные входы триггеров

152-154 соединены соответственно с вторым выходом сдвигателя 148, выходом элемента 150 ИЛИ, выходом элемента 151 ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход регистра 149 данных соединен шиной

51 с вторым выходом 34 блока 9.

Выходы триггеров 152 знака, 153 нуля, нуля 154 переполнения, 155 переноса соединены шиной 39 с вторым выходом

34 блока 9. Управляющие входы регистра 149 данных, сдвигателя 148, арифметико-логического узла 147, коммутатора l46 и триггеров 152-155 соединены соответственно линиями

162-l66 с управляющим входом 167 операционного блока 9.

Регистр 1 состояния содержит триг геры 168 приоритета, 169 признаков и 170 дополнительного признака ре гистра 1 состояния, коммутаторы 171 и элемент 172 ИЛИ. Первый вход элемента 172 ИЛИ и управляющие входы триггеров 168 и 170 соединены линией

173 "Загрузка РСС" с синхровходом

174 регистра 1 состояния. Информационные входы триггеров 168 170. а также первые информационные входы коммутаторов 171 соединены шиной

51 с информационным входом 34 регистра l состояния. Второй вход элемента 172 ИЛИ соединен линией 175

"Установка признаков" с синхровходом 174 регистра 1. Выход элемента

172 ИЛИ соединен с управляющими входами триггеров 169, информационные входи которых соединены с вы15

16

1116432 ходами коммутаторов 171, управляющие входы которых соединены линией

176 с синхровходом, 174 регистра 1.

Вторые информационные входы коммутаторов 171 соединены шиной 39 с входом 5

34 регистра 1. Выходы триггеров 168170 соединены с выходом 177 регистра 1. Выходы триггеров 168 соединены также с признаковым выходом 91 регистра 1, а выход триггера 170 соединен с выходом 38 дополнительного признака регистра 1.

Блок 8 регистров содержит комму таторы 178-180, узел 181первых регистров, узел 182 вторых регистров, пер- !5 вый 183 и второй 184 регистры.

При этом первые адресные входы коммутаторов 178 и 179 соединены с первым 185 адресным входом блока 8, вторые адресные входы коммутаторов 20

178 и 179 соединены соответственно линиями 186 и 187 с вторым 188 адресным входом блока 8, третьи адресные входы коммутаторов 178 и 179 соединены с третьим 189 адрес- 25 ным входом блока 8. Управляющие входы коммутаторов 178 и 179 соединены соответственно линиями 190 и 191 с управляющим входом 192 блока 8. Выход коммутатора 178 сое- Зр динен с адресным входом узла 181 первых регистров и первым адресным входом коммутатора 180, второй адресный вход которого соединен с выходом коммутатора 179. Выход коммутатора 180 соединен с адресным входом узла 182 вторых регистров. Информационные входы узлов 181 первых регистров и 182 вторых регистров соединены с информационным входом 4g

1161 блока 8. Виол яыб пки чалов 18.1: первых регистров и 182 вторых регистров соединен линией 193 "Выборка" с управляющим входом 192 блока 8, Вход записи узлов 181 первых регист- 45 ров и 182 вторых регистров соединен линией 194 с управляющим входом

192 блока 8, который соединен также линией 195 со стробирующими входами первого 183 и второго 184 регистров, 5О а также линией 196 с управляющим входом коммутатора 180. Выходы узлов 181 и t82 вторых регистров соединены соответственно с информационными входами первого 183 и второго

184 регистров, выходы которых соединены соответственно шинами 159 и 157 с выходом 158 блока 8 регист- ров.

Формирователь 12 импульсов содержит генератор 197 синхросигналов, дешифраторы 198-200, элемент 201

ИЛИ-НЕ, элементы 202-205 И-НЕ, элементы 206-210 И, узел перекодировки 21 1. Первый выход генератора 197 синхросигналов соединен линией 90 * Фаза 1" с первыми входами элементов 201 ИЛИ-НЕ, 203-205 И-НЕ, 206208 И и выходом 212 формирователя 12 через шину 89, которая поступает на синхровход блока 2 прерываний.

Второй выход генератора 197 синхросигналов соединен линией 135 "Фаза 2" через шину 132 с выходом 212 формирователя 12 импульсов. Выходы элементов 203-205 И-НЕ соединены соответственно линиями 129-131, объединенными в шину 132 с выходом 212 формирователя 12. Второй вход элемента 201 ИЛИ-НЕ соединен линией

"Фаза 3" с третьим выходом генератора 197 синхросигналов, четвертый выход которого соединен линией 195

"Фаза 4" через шину 192 с выходом

212 формирователя 12. Пятый выход генератора 197 синхросигналов соединен линией "Фаза 5" с первыми входами элементов 202, 209 и 210. Вто-. рой вход элемента 202 И-НЕ соединен линией 213 с входом 214 формирователя 12. Выход элемента 202 И-HE соединен линией 194 через шину 192 с выходом 212 формирователя 12. Шестой выход генератора 197 синхросигналов соединен линией 49 "Фаза 6" через шину 50 с выходом 2!2 формиро