1116434 - Арифметическое устройство для процессоров быстрого преобразования фурье

Арифметическое устройство для процессоров быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПРОЦЕССОРОВ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее восемь входных регистров, информационные входы которых являются первыми информационными входами устройства, преобразователь двоичного кода в модулярньй , i-й ( i 1,4). выход которого подключен к i -му входу умножителя комплексных чисел в непозиционном коде, пятый вход которого является вторым информационным входом устрой (i ства., сумматоры по модулю Р р. вычитатели по модулю , (i 1,4), восемь выходных регистров , информационные выходы которых являются информационными вькодами устройства, отличающееся тем, что, с целью повьшения точности , в него введены восемь регистров порядка, восемь блоков постоянной памяти, двенадцать регистров, вычитатель , сумматор, первая группа регистров из четырех подгрупп по пять регистров в казкдой, вторая группа регистров из четырех подгрупп по шесть регистров в каждой, третья группа регистров из четырех подгрупп по три регистра в каждой, причем информационные выходы первого и второго регистров порядка соединены с адресным входом первого блока постоянной памяти, информационный выход которого подключен к информационному входу первого регистра, информационный выход которого объединен с информационным выходом третьего регистра порядка и подключен к адресному входу второго блока постоянной памяти, информационный выход которого соединен с информационными входами второго и третьего регистров, (/) информационные выходы которых соединены с информационным выходом четвертого регистра порядка и подключены к адресному входу третьего блока постоянной памяти, информационный выход которого соединен с информационными входами четвертого,пятого и шестого регистров, информационные выходы четвертого и пятого Од регистров соединены с информацион 4 00 4 ным выходом пятого регистра порядка и подключены к адресному входу третьего блока памяти, информационные выходы шестого и седьмого регистров порядка соединены с адресным входом четвертого блока постоянной памяти, информационный выход которого подключен к информационному входу седьмого регистра, информационньй выход которого соединен с информационным выходом восьмого регистра порядка и подключен к адресному входу второго блока памяти,информационный выход шестого регистоа

СОЮЗ СОЙЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) Всю С 06 F 15 332

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3593569/18-24 (22) 18. 05.83 (46) 30 ° 09.84. Бюл. N - 36 (72) А.А. Коляда, Л. Н. Василевич, В.В. Ревинский и А.Ф. Чернявский (71) Научно-исследовательский институт прикладных физических проблем им. акад. А.Н. Севченко (53) 681.32 (088.8) (515) 1. Патент США Ф 3920978, кл . G 06 Р 15/332, 1975.

2. Авторское свидетельство СССР по заявке 93365921/18-24, кл . G 06 Р 15/332, 1981 (прототип). (54)(57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

ДЛЯ ПРОЦЕССОРОВ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее восемь входных регистров, информационные входы которых являются первыми информационными входами устройства, преобразователь двоичного кода в модулярный, j-й (i = 1,4). выход которого подключен к 1 -му входу умножителя комплексных чисел в непозиционном коде, пятый вход которого является вторым информационным входом устройства сумматоры по модулю P (1 =

t вЂ” 1 4), вычитатели по модулю Р„ (1 = 1,4), восемь выходных регистров, информационные выходы которых являются информационными выходами устройства, отличающееся тем, что, с целью повьппения точности, в него введены восемь регистров порядка, восемь блоков постоянной памяти, двенадцать регистров, вычитатель, сумматор, первая группа регистров из четырех подгрупп по пять регистров в каждой, вторая группа регистров из четырех подгрупп по шесть регистров в каждой, третья группа регистров из четырех подгрупп по три регистра в каждой, причем информационные выходы первого и второго регистров порядка соединены с адресным входом первого блока постоянной памяти, информационный выход которого подключен к информационному входу первого регистра, информационный выход которого объеди. нен с информационным выходом третьего регистра порядка и подключен к адресному входу второго блока посто" янной памяти, информационный выход которого соединен с информационными входами второго и третьего регистров, информационные выходы которых соединены с информационным выходом чет вертого регистра порядка и подключены к адресному входу третьего блока постоянной памяти, информационный выход которого соединен с информационными входами четвертого, пятого и шестого регистров, информационные выходы четвертого и пятого

Фаад регистров соединены с информацион- ©) ным выходом пятого регистра порядка 1фЬ и подключены к адресному входу фф третьего блока памяти, информацион- >ф » ные выходы шестого и седьмого регистров порядка соединены с адресным входом четвертого блока постоянной памяти, информационный выход которого подключен к информационному входу седьмого регистра, информационный выход которого соединен с информационным выходом восьмого регистра порядка и подключен к адресному входу второго блока памяти,информационный выход шестого регистоа

11 подключен к первому входу вычитателя и информационному входу восьмого регистра, информационный выход которого подключен к информационному входу девятого регистра, информационный выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом десятого регистра, информационный выход которого подключен к информационным входам восьми выходных регистров, выходы младших разрядов восьми входных регистров поразрядно соединены со вторым входом вычитателя, выход которого подключен к информационному входу одиннадцатого регистра, информационный выход которого подключен к первому входу преобразователя двоичного кода в модулярный, -й (1 = 1,4) выход которого подключен к .информационному входу первого регистра -й подгруппы первой группы, информационный выход которого соединен с информационными выходами второго и третьего регистров i -й подгруппы первой группы, информационными выходами первого, второго, третьего и четвертого регистров -й подгруппы второй группы и подключен к первым входам вычитателя по модулю Р„ и сумматора по модулю Р„., выходы которых подключены к информационным входам регистров соответственно с нечетными и четными номерами 1-й подгруппы второй группы и соединены соответствен16434 но с информацибнным входом первог и информационными входами второго, третьего регистров j -й подгруппы третьей группы, информационные выходы которых подключены к i -му входу преобразователя модулярного кода в двоичный, первый и второй выходы которого соединены соответс венно со вторым входом сумматора и информационным входом десятого ре- . гистра, выходы старших разрядов восьми входных регистров соответственно соединены со входами разрядов двенадцатого регистра, информационный выход которого подключен ко второму входу преобразователя двоичного кода в модулярный, -й (= 1,4) выход умножителя комплексных чисел в непозиционном коде подключен к информационным входам второго, третьего, четвертого и пятого регистров -й подгруппы пер. вой группы, информационные выходы четвертого и пятого регистров j-й подгруппы первой группы соединены с информационными выходами пятого и шестого регистров -й подгруппы второй группы и подключены ко вторым входам вычитателя по модулю P.

1 и сумматора по модулю P информационные входы восьми регистров порядка соединены соответственно с информационными входами восьми входных регистров и являются третьими информационными входами устройства.

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих процессорах быстрого преобразования Фурье со смешанным основанием

2 и 4 конвейерного типа, ориентированных на обработку сигналов невысокой разрядности (12-24 бит).

Известно устройство для вычисления быстрого преобразования Фурье с основанием 4, которое содержит входные и выходные регистры, умножители, сумматоры и позволяет уменьшить общее число умножений по срав- нению с алгоритмами по основанию 2.

Кроме того, алгоритмы с основанием 4 отличаются более высокой точностью (1 ). Недостатком известных процессоров быстрого преобразования Фурье, с основанием 4, работающих в позиционной системе счисления, является сложность их арифметических устройств.

Наиболее близким по своей сущности и техническому решению к изобретению является арифметическое устройство для процессора быстрого преобразования Фурье, содержащее входные и выходные шины устройства, соединенные соответственно с входными регистрами и выходными регист111Ü4

3 рами устройства, блок. сумматороввычитателей по модулям.Р1, Р2, Р3, Р4 используемой непозиционной системы счисления, умножитель комплексных чисел в непозиционном коде, двухразрядный регистр константы сдвига, формирователь константы сдвига, два вспомогательных двухразрядных регистра, преобразователь двоичного кода в модулярный код, подключенный ко входу умножителя комплексных чисел, три входных регистра блока модулярных сумматоров-вычитателей, четыре выходных регистра блока модулярных сумматоров-вычитателей и преобразователь модулярного кода в двоичный код . Данное арифметическое устройство реализовано на базе модулярной арифметики и выполняет последовательность четырехточечных преобразований в конвейерном режиме (2 ).

Недостатком известного устройства является невозможность его использования для выполнения алгоритмов быстрого преобразования Фурье со смешанными основаниями 2 и 4. Кроме того, точность устройства заметно снижается из-за того, что все отсчеты выходных сигналов каждой стадии алгоритма имеют один и тот же (максимальный) порядок.

1 цель изобретения вЂ повышен точности устройства.

Поставленная цель достигается тем, что арифметическое устройство для процессоров быстрого преобразования Фурье, содержащее восемь входных регистров, информационные входы которых являются первыми информационными входами устройства, преобразователь двоичного кода в модулярный, 1-й (1= 1,4) выход которого подключен к 1 -му входу умножителя комплексных чисел в непозиционном коде, пятый вход которого является вторым информационным входом устройства, сумматоры по модулю Р. (1 = 1,4), вычитатели по модулю P, (1 = 1,4), восемь выходных регистров, информационные выходы которых являются информационными выходами устройства, введены восемь регистров порядка, восемь .блоков постоянной памяти, двенадцать регистров, вычитатель, сумматор, первая группа регистров из четырех подгрупп по пять ре25

34 4 гистров в каждой, вторая группа регистров из четырех подгрупп по шесть регистров в кажцой, третья группа регистров из четырех подгрупп по три регистра в каждой, причем информационные выходы первого.и второго регистров порядка соединены с адресным входом первого блока постоянной памяти, информационный выход которого подключен к информационному входу первого регистра, информационный выход которого объединен с информационным выходом третьего регистра порядка и подключен к адресному входу второго блока постоянной памяти, информационный. выход которого соединен с информационными входами второго и третьего регистров,информационные выходы которых соединены с информационным выходом четвертого регистра порядка и подключены к адресному входу третьего блока постоянной памяти, информационный выход которого соединен с информационными входами четвертого, пятого и шестого регистров,информационные выходы четвертого и пятого регистров соединены с информационным выходом пятого регистра порядка и подключены к адресному входу третьего блока памяти, информационные выходы шестого и седьмого. регистров порядка соединены с адресным входом четвертого блока постоянной памяти, информационный выход которого подключен к информационному выходу седьмого регистра, информационный выход которого соединен с информационным выходом восьмого регистра порядка и подключен к адресному входу второго блока постоянной памяти, информационный выход шестого регистра подключен к первому входу вычитателя и информационному входу восьмого регистра, информационный выход которого подключен к информационному входу девятого регистра,информационный выход которого подключен к первому входу сумматора, выход которого соединен с информационным входом десятого регистра, информационный выход которого подключен к информационным входам восьми выходных регистров, выходы младших разрядов восьми входных регистров поразрядно соединены со вторым входом вычита111643

5 теля, выход которого подключен к информационному входу одиннадцатого регистра, информационный выход которого подключен к первому входу преобразователя двоичного кода в

5 модулярный, j-й (i = 1,7 ) выход которого подключен к информационному, входу первого регистра д-й подгруппы первой группы, информационный выход которого соединен с информационными 10 выходами второго и третьего регистров

1-й подгруппы первой группы, информационными выходами первого, второго,. третьего и четвертого регистров 1-й подгруппы Второй группы и подклю,15 чен к первым входам вычитателя по модулю Р и сумматора по модулю Р, выходы которых подключены к информационным входам регистров соответственно с нечетными и четными номерами 1-й подгруппы второй группы и соединены соответственно с информационным входом первого и информационными входами второго, третьего регистров 1-й подгруппы третьей группы, информационные выходы которых подключены к 1-му входу преобразователя модулярного кода в двоичный, первый и второй выходы которого соединены соответственно со вторым входом сумматора и информационным входом десятого регистра, выходы старших разрядов восьми входных регистров соответственно соединены со входами разрядов двенадцатого ,, -истра, информационный выход которого подключен ко второму входу преобразователя двоичного кода в модулярный, 1-й (,j =1,4) выход умножителя комплексных чисел в непози 40 ционном коде подключен к информационным входам второго, третьего, четвертого и пятого регистров i é подгруппы первой группы, информационные выходы четвертого и пятого регистров :i-й подгруппы первой группы соединены с информационными выходами пятого и шестого регистров

i-й подгруппы второй группы и подключены ко вторым входам вычитателя

50 по модулю P и сумматора по модулю

P информационные входы восьми ре1 э гистров порядка соединены соответственно с информационными входами

1 восьми входных регистров и являются третьими информационными входами устройства..

На чертеже представлена структурная схема арифметического устройства(4, 6 для процессоров быстрого преобразования Фурье.

Устройство содержит информационные входы устройства 1. i 2.1, 3; (i = 1,2,...,8), информационные выходы устройства 4 . 1 (1 = 1, 2,..., 8), регистры порядка (входных отсчетов) 5.1 .(1 = 1,2,...,8),входные регистры 6. 1 (i = 1,2,...,8), регистры 7-17, регистры 18.0-31.Р (1 = 1,2, 3,4), регистр 32, выходные регистры 33; j (j = 1,2,...,8) блоки постоянной памяти 34-37, вычитатель порядков 38, вычитатели 39. и сумматоры 40. (по Р-му модулю Р используемой непозиционной системы счисления ((= 1, 2, 3,4), е умматор порядков 41, преобразователь 42 двоичного кода в модулярньй, умножитель 43 комплексных чисел в непозиционном коде и преобразователь 44 модулярного.кода в двоичный.

Индексы номеров. регистров 18 Я31.3 и сумматоров и вычитателей

39.9, 40.0 (e = 1,2,3,4) совпадают с порядковыми номерами модулей,связанных с этими блоками.

Разрядность регистров, номера которых снабжены индексом 0(9 =

2,3,4), составляет 1 = j. Iog, Р t бит, где 1 я обозначает наименьшее целое число не меньшее действительного числа х.

Вход регистра 5. 1 (1 = 1,2,...,8) подключен к соответствующей входной шине 1.1 (1 = 1,2,...,8), по которой поступает, значение .порядка отсчета входного сигнала. Кроме того, значение порядка с шины 1.i поступает на первый вход регистра б.i (1 = 1,2,...,8), на второй вход которого через шину 2,1 поступает значение мантиссы входного сигнала, Ir, -й выход преобразователя 42 соединен

1-м входом умножителя 43 и входом регистра 18. 0 (Р = 1,2,3,4). БЫна 3, подключенная ко входу умножителя 43 комплексных чисел, служит для передачи в умножитель адресов, по которым в специальном блоке памяти, содержащемся в уиножителе; записана информация о требующемся поворачивающем множителе. Входы регистров

19.9 -22. К (6, = 1,2,3,4) подключены к 1-м вьжодам умножителя,43.

Выходы регистров 18.8, 19Х, 20.Е, 23.Е-26.Е (Е= 1,2,3,4) обеднены и подключены к первым входам сумматора 40.(и вычитателя 39. В

116434

Та блица 1

Число выходов

Блок, N

Объем памяти

256

39Л (Е =1,2,3,4)

40.Й (K=1,2,3,4) 2г

2Р6

Та блица 2

Содержимое ячейки

Входные параметры Адрес ячейки

Блок, И

Строка,й х,у х,уе (0,1,...,15 16х+у

max(x,у}

lt 11

11 II

16х+ у

Гу х2 +у х.2 <+y

38 х,у;х,у е (О 1,..., Р -13 х,у, х,у (0, 1,...,Р -1) з9. е (Е =1, 2, з,4) ) x-у(>

fx+yf< е

40. Е (Е=1,2,3,4) x,y;x,yt (0, 1,...... 15) 16х у х+у

7 1 (3 = 1,2,3,4), вторые входы которых подключены к выходам регистров 21., 22.У, 27.Р, 28.8 (Р = 1,2,3,4).Выход модулярного вычитателя 39. соединен со входами регистров 23.t 25., 27/, 29.6 (Й = 1,2,3,4), а выход йодулярного сумматора 40. 0 соеди5 нен со входами регистров 24.Р, 26.(, 28.Й, 30.t, 31.0 (Р = 1 2 3 4).

Выходы регистров 29.R, ЗОЛ, 31. 9 (k = 1,2,3,4) объединены и подключены к соответствующим входам преобразователя 44.

Первый выход преобразователя 44 соединен со вторым входом сумматора порядков 41, выход которого соеди нен с первым входом регистра 32.Второй вход регистра 32 подключен ко второму выходу преобразователя 44.

Выход регистра 32 соединен со входами выходных регистров 33., выходы

5 которых поступают на выходные шины устройства 4. т (1 = 1,2,...,8) .

Умножитель 43 осуществляет умножение комплексного числа на комплексную константу за 10 тактов с про10 пускной способностью одно комплексное число за четыре такта.

В табл.1 указаны параметры используемых блоков постоянной памяти, а в табл.2 приведены правила формирования их содержимого. Арифметическое устройство работает следующим образом.

Разрядность Число входов

11 и !t

1116434

Первое

Второе

fx) = т х (О) =х (О)+х (2) х (1)=х (1)+х (3), х (3) =х (1) -х (3), х "(1) =х" (1)+х" (3), x " (3) х" (1)-х "(3) э х (2) =х (О) -х (2) х (0) =х" (О) -х " (2) 30 х" (2) =х" (О)-х" (2) 9

Устройство реализует дискретное четырехточечное преобразование Фурье входной последовательности y(n)

= у (n) + jysr(n) (п = 0,1,2,3) или пару двухточечных преобразований Фурье входных последовательностей y(n) = у "(п) + jy" (n), где и =

= 0,2 для первой последовательности и п = 1, 3 для второй последовательности, причем при этом осуществляются следующие операции: масштабирование и преобразование входных чисел из двоичной системы,счисI ления в модулярную по правилу у (n) =

= (y (n) 2 "g и у" (и) = (у" (и) 2 ), где 2 вЂ” масштабирующий множитель, а величина

f x 1 если 0 4 х С (х ) + 1/2

l. х -, если (х ) + 1/2 х () х (; умножение на соответствующий поворачивающий множитель К > (k =- О, 1 2,3) последовательностей y(n)

= у (n) + jyrr(n), в результате чего получаем последовательности

x(n) = x (n) + jx" (п) (n = 0,1,2,3); четырехточечное преобразование

Фурье последовательности x(n)

= х (n) + jx "(n) (п = 0,1,2,3) или пару двухточечных преобразований Фурье последовательностей

x(n) = х (n) + jx" (n), где п = 0,2 для первой последовательности и 35

n = 1,3 для второй последовательности полученные в результате преобразований Фурье последовательности

x(n) = х (n) + jx" (n) переводят 40 из модулярной системы счисления в двоичную, восстанавливая при этом порядок элементов последовательности.

Выполняемое устройством четырех вЂ” точечное преобразование Фурье опре- 45 деляется следующими соотношениями: х(0) = х(0) + х(1) + x(r) + х(3);

x(l) = x(0) вЂ” jx(1) вЂ” х(2) + jx(3);

50 х(2) = x(0) вЂ” х(l) + x(r) вЂ” х(3), х(3) x(0) + jx(1) вЂ” х(2) вЂ” )х(3).

Разделив действительную и мнимую части, получим

5S х (О) =х (О)+х (1)+х (2)+х (3), х (1)=х (0)+x "(1)-х (2)-х" (3), lO х (2)=х (О)-л (1)+х (2)-х (3), х (3) =х (О) -х "(1) -x (2)+х "(3) х (О) =х" (0)+x "(1)+х "(2)+x "(3), х" (l) =ха(0)-х (1)-х" (2)+х (3), х" (2) =х "(О)-х" (1)+х" (2)-х (3), х" (3) =х" (0)+x (1) -х" (2) -х (3), Пара двухточечных преобразований

Фурье определяется из следующих соотношений: х(0)=х(0)+х(2) х(1)=х(1)+х(3) х(2)=х(0)-х(2) х(3)=x(1)-х(3) Отсюда, разделив действительную и мнимую части, получим

Рассмотрим вначале работу арифметического устройства при выполнении четырехточечного преобразования Фурье.

На нулевом такте работы арифметического устройства производится запись во входные регистры.

По шинам 2.i: (i = 1,2,...,8) в устройство поступают мантиссы отсчетов, причем мантиссы действительных частей отсчетов у (n) (и

= О, 1,2,3) поступают в регистры б.i (л = n+1) а мантиссы мнимых частей отсчетов у (n) (n=0,1,2,3) вЂ” в регистры 6. i, где 1=и+5,Одновременно по шинам 1. i поступают порядки действительных и мнимых частей отсчетов

y(n), которые заносятся в регистры

5.i и 6. i (i = 1,2,...,8) по указанному закону.

На первом, втором и третьем тактах определяется максимальный порядок отсчетов входных сигналов, для чего на первом такте открываются выходы регистров 5.i и значения порядков из этих регистров попарно поступают на входы блоков постоянной памяти 34-37, где в соответст12

116434 заносится в регистр 13. Предварительно на нулевом такте прежнее содержимое регистра 13 передвигается в регистр 14, а содержимое регистра 14 вЂ” в регистр 15. Таким образом, на третьем такте определяют значение максимального порядка Ь вЂ” rnax$b;3, где Ъ; вЂ” порядок отсчетов входных сигналов.

10 Начиная с четвертого такта, открывая поочередно выходы одного из

„ регистров 6. i (,i = 1,2,3,...,8), .извлекают содержимое этих регистров в порядке, задаваемом табл.3.

) Та блица 3

Такт, В у (2) у "(2) у (1) у "(1) у (3) у" (0) у (3) у"(0) Число

Регистристочник

6.3 6.7

6.2

6.6 6.4

6.1

6.8 6.5

Мантисса числа, извлеченная из входного регистра 6.1 заносится в том же такте в регистр 17, а поря- док поступает на вход вычитателя порядков 38, реализованный на постоянном запоминающем устройстве, где в соответствии со строкой 5 (табл.2) определяется масштабный порядок =В „- Ь;,, который заносится в

35 регистр 16.

В следующем такте (пятом такте для числа у (2), седьмом такте для числа ул(2) и т.д.) число иэ регистров 16,17 поступает на вход преобразователя 42, который осуществляет масштабирование числа по формуле у(п) = f у(п) . 2 ") и перевод числа из двоичной системы счисления в

45 модулярную с основаниями P д (К = 1, 2,3,4) .

Таким образом, на пятнадцатом такте входные регистры 5.i 6 . i (1 =

1,2,...,8) освобождаются и на шест50 надцатом такте в них заносятся отсчеты для следующего преобразования Фурье.

Число проходит преобразователь

42 эа три такта, таким образом на седьмом такте работы арифметического 55

11 1, вии со строками 1-4 (абл.2) выби, рается больший йз каждой пары порядок и заносится в соответствующий регистр 7-10. На втором такте работы устройства открываются уже выходы регистров 7-10 и значения поряд ков из этих регистров поступают в блоки постоянной памяти 36,37, а результат выбора заносится в регистры 11, 12. На третьем такте открываются выходы регистров 11, 12, значения порядков поступают из них на входы блока постоянной памяти 37 и найденный максимальный порядок Ъ„, „ устройства число у (2) появляется на выходе преобразователя и поступает на входной регистр умножителя

43. Аналогично в умножитель 43 подаются числа у "(2), у (1), у и (1), у (3), у" (3) соответственно на девятом, одиннадцатом, тринадцатом, пятнадцатом и семнадцатом тактах. Числа у (О) и у"(О) через умножитель не проходят, а с выхода преобразователя на шестнадцатом и восемнадцатом тактах соответственно заносятся в регистр 18.6 (t = 1, 2,3,4).

Умножитель 43 осуществляет умножение числа на комплексную константу Wk за десять тактов, причем действительная и мнимая части числа х(п) = y(n) W1, (М01, 2 3, k = О, 1,2,3) поступают на выход умножителя в двух смежных тактах. Таким образом, на выходе умножителя комплексных чисел 43 полученные им произведения появляются в порядке, показанном в табл.4.С выхода умножителя 43 числа поступают в один из регистров !9.(,...,22.Р (t = 1, 2,3,4).

1 t 16434

Та блица 4

Такт, N 16

25 х (2) х «(2) х "(1) х (1) х (3) х (3) Число

20.«, 19.С

2 1 С

Регистрприемник 22.В 21.ь".

Йа семнадцатом такте открываютСя выходы регистров 18.6 и 22., модулярные коды чисел у (О) = х (О) и х"(2) поступают на вычитатели 39.C. и сумматоры 40.0 и результаты модульного вычитания I х «(0) вЂ” х«(2) /Р и сложения 1 х (О) + х (2) /Р g поступают в регистры 23. Й, 24. «(0 = 1, 2,3,4) соответственно.

На восемнадцатом такте, ка* указывалось, в регистр 18.F поступает модульный код числа у"(0) = х (0).

На девятнадцатом такте открываются выходы регистров 18.И и 21 А сумматоры и вычитатели 40. «, 39. 0 определяют величины (х" (О) + х (2)/Р и (х "(О) вЂ” х" (2)/Рр и отправляют их в регистры 26.«., 25. Р (Ф = 1»3,4) соответственно.

На двадцать пятом такте открываются выходы регистров 22.(, 20А числа x«(1), х (3) поступают на выходы вычитателей 39 А, сумматоров

40.1 и вычисленные значения х (1) вЂ” х«(3)/Ру, !х (1) + х (3)/Р( записываются в регистры 27.1, 28.1 (R = 1,2,3,4) соответственно.

На двадцать шестом такте на входы вычитателей 39А, и сумматоров 40.ь поступает содержимое регистров 24.«.

28. « (О = 1,2,3,4) и результаты вычислений х «(2) = / х (О) вЂ” х (1) + х«(2) вЂ” х «(3)/Р и х (О) = (х (О) + х (1) + х (2) + х (3)/P g заносятся в регистры 29. Ф и 30. Р соответ-! ственно.

На двадцать седьмом такте выходы регистров 29.6 (Р = 1,2,3,4) открываются и модульные коды числа х (2) поступают из них на входы преобразователя 44, осуществляющего перевод модулярного кода числа в двоичный код.

На двадцать восьмом такте открываются выходы регистров 25.Г, 27.1 на вычитатели 39.1 и сумматоры

40.6 поступают числа Iх"(0) х" (2)/Р и 1х "(1) вЂ” х "(3) /Ру и сформированные модулярные коды чисел х "(1), х" (3) заносятся в регистры 29.С, 31.8 соответственно. В этом же такте содержимое регистров

30. Р (Ю = 1,2,3,4) поступает на входы преобразователя 44.

На двадцать девятом такте содерм жимое регистров 19 А и 2.1.0 поступает на входы вычитателей 39.8 и сумматоров 40.9 и полученные ими ., значения / х (1) вЂ” х" (3) /Р и

I õ "(1) + х (3) /Р заносятся в реИ

6 гистры 27.В, 28. 0 (И = 1,2,3,4) соответственно.

На тридцатом такте сумматоры

40А и вычитатели 39.В по содержимому регистров 23.«. и 27. посту- пающему на их входы, вычисляют величины х (3), х (1) и помещают их в регистрь1 29.«,, 30.6 соответственно.

На тридцать втором такте открываются выходы регистров 26.В и 28 А, на вычитатели 39.«. и сумматоры 40.1 поступают величины I хя(0) + х"(2) /Р

/х"(1) + х"(3) /Р и вычисленные

6 модульные коды чисел х (2), х "(О) записываются в регистры 29Я и 31.( (Ю = 1,2,3,4) соответственно.

Как указывалось, выходы регистров 29А, ЗОА, 31.К (К = 1,2,3,4) подключены ко входам преобразователя

44 и, открываясь поочередно, эти регистры подают числа на вход преобразователя 44 в порядке, указан45 ном в табл.5. На выходе преобразователя 44 числа, преобразованные из модулярного кода в двоичный, появляются с задержкой в семь тактов.

Одновременно на первом выходе преобразователя 44 появляется поправка к максимальному порядку текущего преобразования Фурье, хранящемуся в регистре 15. Эта поправка вместе с максимальным порядком поступает на входы сумматора порядков 4 1, выполненного на постоянном запоминающем устройстве, который в соответствии со строкой 8 (табл.2) вы15 l6

1116434

Таблица 5

Такт, Ф 27

28 29

33 34

30 31 32

Число на входе блока 44 х (2) х (О) х"(1) х"(3) х (3) х (1) х"(2) х" (О) 20 числяет порядок выходных отсчетов и помещает его в регистр 32. Одновременно с порядком в регистр 32 заноТаким образом, через семь тактов число, поступающее в модулярной форме на вход преобразователя 44, записывается уже в двоичном коде в регистр 32, а еще через один такт оно из регистра 32 переписывается в один из выходных регистров 33.i (i 1,2,...,8). При этом действительные части выходных отсчетов (h = 0,1,2 3) заносятся в регистры

33.1,где i = n + 1, а мнимые части х "(п) (n = 0,1,2,3)- в регистры

33.1, где,1 = n+5. Последнее число преобразования Фурье заносится в выходные регистры на сорок втором такте и на этом обработка входного сигнала y(n) завершается. На сорок третьем такте результат преобразования извлекается из выходных регистров через шины 4.i (i = 1 2,...,8).

В случае выполнения двухточечных преобразований Фурье на нулевом такте работы арифметического устройства во входные регистры заносятся отсчеты для пары преобразований. За один цикл устройство осуществляет два двухточечных преобразования Фурье. С нулевого по восемнадцатый такт включительно и с тридцать третьего по сорок третий такты арифметическое устройство работает точно так же, как и в случае четырехточечного преобразования

Фурье. Работа арифметического устройства при двух точечных преобразованиях отличается от работы при четырехточечном преобразовании Фурье разницей в пересылках между регистрами 18А-31.Р (К = 1,2,3,4).

На семнадцатом такте открываются выходы регистров 18А и 22,Р; модулярные коды чисел х (0) и х "(2) поступают на вычитатели 39.(и сумматоры 40А (В = 1,2,3,4) и резупьсится мантисса выходного числа,приI ходящая со второго выхода преобразователя 44. таты модулярного вычитания /х (0) х (2)/Рр и сложения / х (0) +

x (2)/Р поступают в регистры 23.Е, 24.3 соответственно.

На восемнадцатом такте в регистр 18.6 поступает число х"(О).

На девятнадцатом такте открываются выходы регистров 22.Р и 23.Р и в регистр 25.(заносится результат вычитания х (0) вЂ” 2х (2)/Р, а в. регистр 26.1 вЂ” результат модулярного сложения Р х (0) . вЂ” х (2) /Рр+ х (2 )/P = х (О).

На двадцатом такт е открывают ся выходы регистров 22.Ю и 23.Й и в регистры 27.9 и 28.1 заносятся те же числа, что и в регистры 25.1

26 А.

На двадцать первом такте открываются выходы регистров 26 А и

27.1 их содержимое поступает на вычитатели 39.Р и сумматоры 40.( и разница (2х (2) /Р поступает в регистр 23. 0 а сумма 2х/(О)

2х"(2)/Рр поступает в регистр

24. и (К = 1,2,3,4) °

На двадцать втором такте открываются выходы регистров. 22.1 и

32. 2 в результате вычитания, получаем число /2х (2) вЂ” х (2)/Р х(2), которое поступает в регистр 27. 0 а результат сложения

/ Зх (2)/Рр/поступает в регистр 28.C. (6 = 1,2,3 4).

На двадцать третьем такте открываются выходы регистров 18.0 и 21.0, на входы вычитателей 39.6 и сумматоров 40А поступают числа x (0) и х.в(2) и вычисленные значения x"(0) и х" (2) поступают в регистры 30. Р и 29. У (Ю 1, 2,3,4) соответственно.

На двадцать восьмом такте из регистров 26 А и 27.Р извлекаются числа х (0) и х"(2) и вычисленные

1116434

17 значения х"(О), х"(2) поступают в регистры 31.Р и 29.Р (Г = 1, 2,3,4) соответственно.

На тридцатом такте из регистров

20. 0 и 22. 3 извлекаются числа х (1) и х (3) и вычисленные в сум1 маторах 40.1 и вычитателях 39. 6 значения х (1), х (3) поступают в регистры 30. g, 29. 6 (P = 1, 2, 3,4) соответственно.

Та блица 6

32 33

29 30 31

Такт, Р

Число на входе блока 44 . х" (2) х" (0) х (2) х (0) х (3) х (1) х "(3) х (1) Регистристочник

29.6 ЗО.P. 29.О 31.I? 29.Р, ЗО.K 29.Р

31.t

Завершение цикла происходит так 25 же, как и при четырехточечном преобразовании Фурье.

Таким образом, начиная с шестнадцатого такта предлагаемое арифметическое устройство может начать обработку нового четырехточечного или пары двухточечных преобразований

Фурье. Пропускная способность пред- лагаемого арифметического устройства составляет одно четырехточечное . или два двухточечных преобразований, Фурье за шестнадцать тактов. Время выполнения четырехточечного или пары, двухточечных преобразований Фурье данным устройством занимает сорок 40 т.ри такта.

Для технической реализации предлагаемого арифметического устройстНа тридцать втором такте числа х"(1) из регистра t9.6 и х (3) из регистра 2 1.f. поступают на входы . сумматора 40,4 и вычитателя 39. N и полученные значения х"(1), х (3) заносятся в регистры 31.-II, 29.1 соответственно.

Из регистров 29.(, ЗО.Ф, 31,Р числа поступают на вход преобразователя кодов 44 в последовательности, указанной в табл.6.

I ва в случае, когда используется модульная система счисления с осно-. ваниями Р(= 11, P2 = 13, P3 = 15, Р». = 16, обеспечивая возможность работы с числами, мантиссы которых изменяются в диапазоне -2", 2", кроме входного и выходного преобразователей кодов и умножителя комплексных чисел необходимы 14 блоков постоянной памяти емкостью 256 четырехразрядных слоев каждый, 74 четырехразрядных, один 12 разрядный и 17 шестнадцатиразрядных регистров с тремя состояниями на выходе (управляемыми выходами). Таким образом, данное устройство позволяет достичь большей точности вычислений по сравнению с прототипом.

1) 16434

Арифметическое устройство для процессоров быстрого преобразования фурье

Патент 1116434