Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

ВЬГЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу вычислительных ячеек размерностью m.n, где m,n разрядности соответственно множителя и множимого, каждая вычислительная ячейка содержит девять элементов И, четыре элемента HEjj узел памяти и m групп по j узлов памяти (,..., m, где j - номер группы), причем каждьй узел памяти содержит три элемента И, элемент ИЛИ, элемент НЕ, причем первый вход первого элемента И узла памяти соединен с первым входом второго элемента И, второй вход которого соединен с первьгм входом третьего элемента И и выходом элемента ИЛИ, первый, второй и третий входа которого соединены соответственно с выходами первого, второго и третьего элементов И узла памяти, второй вход первого элемента И которого соединен с выходом элемента НЕ узла памяти, разрядные входы первого слагаемого устройства соединены соответственно с входами первых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входы второго слагаемого устройства соединены соответственно с входами вторых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входы множителя соединены соответственно с входами третьих элементов НЕ вычислительных ячеек первого столбца матрицы, разрядные входы множимого устройства соединены соответственно с входами четвертых элементов НЕ вычислительных ячеек строки матрицы и первыми входами первых элементов И узлов памяти вычислительных ячеек первой Строки матрицы, вторые § входы третьих элементов И каждого (узла памяти вычислительных ячеек i (П строки матрицы (, ...,т) соединены с i-M тактирующим входом устройства, первый вход первого элемента И каждой вычислительной ячейки матрицы сое - а динен с первым входом второго, третьего , четвертого и пятого элементов И вычислительной ячейки матрицы, второй вход первого элемента И ко торой соединен с,первым входом шеса того и седьмого элементов И и вто00 рым входом пятого элемента И вычиссд лительной ячейки матрицы, третий вход первого элемента И которой соединен с вторым входом шестого и седьмого элементов И и третьим входбм пятого элемента И вычислительной ячейки матрицы, второй вход TpeTisero элемента И которой соединен с вторым входом четвертого элемента И и третьим входом седьмого элемента И вычислительной ячейки матрицы, первый вход восьмого элемента И которой соединен с первым, входбм девятого элемента И

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

З1Ю G,06 Р 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (ОПИСАНИЕ ИЗОБРЕТЕНИ

44Ъ;

К ABTOPCHOlVIY СВИДЕТЕЛЬСТВУ ки матрицы, разрядные входы второго слагаемого устройства соединены соответственно с входами вторых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входы множителя соединены соответственно с входами третьих элементов НЕ вычислительных ячеек первого столбца матрицы, разрядные .входы множимого устройства соединены соответственно с входами четвертых элементов НЕ вычислительных ячеек перйой строки матрицы и первыми входами первых элементов И узлов памяти вычислительных ячеек первой строки матрицы, вторые входы третьих элементов И каждого узла памяти вычислительных ячеек i-Q строки матрицы (i 1,...,т) соединены с i-м тактирующим входом устройства, первый вход первого элемента И каждой вычислительной ячейки матрицы соединен с первым входом второго, тре- тьего, четвертого и пятого элементов

И вычислительной ячейки матрицы, .второй вход первого элемента И которой соединен с первым входом mecтого и седьмого элементов И и вторым входом пятого элемента И вычис- лительной ячейки матрицы, третий вход .первого элемента И которой соединен с вторым входом шестого и седьмого элементов И и третьим входдм пятого элемента И вычислительной ячейки матрицы, второй вход третьего элемента И которой соединен с вторым входом четвертого элемента И и третьим ,входом седьмого элемента И вычислительной ячейки. матрицы, первый вход . восьмого элемента И которой соединен. с первым,:входом девятого элемента И (21) 3534621/18-24 (22) 07.01.83 (46) 07.10.84. Бюл. || - 37

72) В. В.Шатилло (71) Харьковский ордена Ленина политехнический институт им. В.И.Ленина (53) 68 1.325(088.8) (56) 1. Авторское свидетельство СССР

Н» 817705, кл . С Об Р 7/52, 1979.

2. Deverell 1. Pipeline iterative

arithmetic arrays. IEEE Transaction

Computers, v. С-24, 1975, 9 3, рр.317322 (прототип). (54)(57) ВЪ|ЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу вычислительных ячеек размерностью m n, где m,n—

"разрядности соответственно множителя и множимого, каждая вычислительная ячейка содержит девять элементов

И, четыре элемента НЕ; узел памяти и

m групп по j узлов памяти (j=1

m, где j — номер группы), причем каждый узел памяти содержит три элемента И, элемент ИЛИ, элемент НЕ, .причем первый вход первого элемента

И узла памяти соединен с первым входом второго элемента И, второй вход которого соединен с первым входом третьего элемента И и выходом элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов И узла памяти,. второй вход первого элемента И которого соединен с выходом элемента НЕ узла памяти, разрядные входы первого слагаемого устройства соединены соответственно с входами первых элементов

НЕ вычислительных ячеек первой стро„SU„„1117635 А

635

1117 четвертым входом седьмого элемента 1 вычислительной ячейки матрицы, тре тий вход шестого элемента И которой соединен с вторым входом второго, восьмого и девятого элементов И и чет. вертым входом пятого элемента И вы- числительной ячейки матрицы, третий вход девятого элемента И которой сое" динен с третьим входом четвертого элемента И вычислительной ячейки мат- 10 рицы, третий вход восьмого элемента .

И которой соединен с третьим входом третьего элемента И вычислительной. ячейки матрицы, выходы первого, второго и шестого элементов И которой соединены соответственно с первым, вторым и третьим входом первого элемента ИЛИ вычислительной ячейки матрицы, выходы третьего, четвертого, пятого, седьмого, восьмого и девято". щ го элементов И которой соединены соответственно с первым, вторым, третьим, четвертым, пятым и шестым входом второго элемента ИЛИ вычислительной ячейки. матрицы, входы первых элементов НЕ вычислительных ячеек матрицы и-ro столбца i-й строки соединены с шиной логического "О" устройства, вход первого элемента НЕ вычислительной ячейки s-й строки (s=2,...,m) и r-го столбца (r=1,..., n"1) матрицы соединены с выходом второго элемента ИЛИ вычислительных ячеек (S-I) é строки и (r+1)-го столбца матрицы, выход первого элемента

ИЛИ вычислительной ячейки i-й строки

35 и 1-го столбца (1=1,...,п)матрицы соединен с входом второго элемента НЕ вычислительной ячейки i-й строки и ((+1)-ro столбца матрицы, выход эле40 мента И узла памяти вычислительной ячейки к-й строки (к=1,...,m-1) и 1го столбца матрицы соединен с входом етвертого элемента НЕ вычислительной ейки (к+1)-й строки и 2-ro стобца матрицы, выходы первых и вторых эле45 ментов ИЛИ вычислительных ячеек m-й строки q-го столбца (q=2 m) и вьйод. первого элемента ИЛИ вычислительной ячейки первого столбца m-й строки матрицы соединены с соответ50 ствующими весовыми входами параллель-ного сумматора, и выходов которого соединены с выходами и старших разря" . дов устройства, m выходов младших разрядов устройства соединены соответ" ,ственно с выходами элементов ИЛИ ш-й руппы узлов памяти, вторые входы вторых элементов И которой соединены с (ш+1) -м тактирующим входом устройства, первые входы элементов И (i-1)-х узлов памяти j-й группы соединены соответственно с выходами элементов

ИЛИ ()-1)-й группы, первый вход элемента И j-го узла памяти j-й группы соединен с выходом второго элемента

ИЛИ вычислительной ячейки j и строки первого столбца матрицы вычислительных ячеек, о т л и ч а ю щ е е— с я тем, что, с целью увеличения

1 быстродействия, в каждую вычислительную ячейку устройства дополнительно введены десятый и одиннадцатый элементы И, пятый-элемент НЕ и элемент задержки, в каждый узел памяти введен элемент задержки, причем первый вход десятого элемента И вычислительной ячейки соединен с выходом первого элемента ИЛИ вычислительной ячейки матрицы, второй вход которого соединен с соответствующим тактовым входом устройства и первым входом одиннадцатого элемента И вычислительной ячейки матрицы, второй вход которого соединен с выходом второго элемента ИЛИ вычислительной ячейки мат- .. рицы, пятый вход пятого элемента И которой соединен с пятым входом седьмого элемента И, четвертыми входами первого, третьего, четвертого, шестого, восьмого и девятого элементов

И, с третьим входом второго элемента

И и выходом пятого элемента НЕ вычислительной ячейки матрицы, вход пятого элемента НЕ которой соединен с выходом элемента задержки вычислительной ячейки матрицы, вход которого соединен с вторым входом третьего элемента И и входом элемента задержки узла памяти вычислительной ячейки матрицы, выход которого соединен с входом элемента НЕ узла памяти вычислительной ячейки матрицы, вход первого элемента НЕ вычислительной ячейки соединен с первым входом первого элемента И вычислительной ячей и матрицы, выход первого элемента

НЕ которой соединен с первым входом восьмого элемента Й, выход второго элемента НЕ вычислительной ячейки соединен с третьим входом седьмого элемента И, вход второго элемента НЕ вычислительной ячейки соединен с четвертым входом пятого элемента И, второй вход которого соединен с входом третьего элемента НЕ вычислитель1117б ной ячейки матрицы, выход которого соединен с третьим входом восьмого элемента И, вход четвертого элемента

HE вычислительной ячейки соединен с третьим входом первого элемента И вычислительной ячейки матрицы, выход четвертого элемента НЕ которой соеди35 нен с третьим входом девятого элемента И, вход элемента задержки каждого узла памяти соединен с вторым входом третьего элемента И узла памяти, выход элемента задержки которо

ro соединен с входом элемента НЕ узла памяти.

Изобретение относится к цифровой вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах.

Известно множительное устроиство матричного типа, содержащее п рядов по m ячеек, каждая из которьм содержит узел формирования переноса, сумматор по модулю два, логические элементы И,НЕ (1) .

Существенным недостатком устройства является его низкая эффективность, поскольку для реализации матрицы ячеек требуется большое количество ло l5 гических элементов, из которых в каждый момент времени используется для вычислений лишь незначительная часть.

Наиболее близким к предлагаемому 20 является вычислитель, состоящий из ш рядов по и вычислительных ячеек, и-разрядного сумматора и m рядов ячеек памяти, в каждом 1-м ряде которьм 2 ячеек памяти (&1,2,...,ш), причем каждая из ячеек памяти содержит элементы И, элемент ИЛИ, элемент

НЕ и элемент задержки, входы первого элемента И соединены соответственно с вьмодом элемента ИЛИ, являющийся информационным выходом ячейки памяти, и с управляющим входом ячейки памяти; входы второго элемента И соединены соответственно с выходом . элемента ИЛИ и информационным входом ячейки памяти, входы третьего элемен-З5 та И соединены соответственно с информационным входом ячейки памяти и выходом элемента НЕ, вход которого соединен с вьмодом элемента задержки, вход которого соединен с управляю- 40 щим входом ячейки памяти и управляющим выходом ячейки памяти, выходы первого, второго и, третьего элементов

I

И соединены соответственно с входами элемента ИЛИ, каждая вычислительная ячейка содержит ячейки памяти, эле- менты И, ИЛИ, НЕ, причем первый вход первого элемента И соединен с первыми входами третьего, шестого, седьмого, девятого элементов И и информационным выходом первой ячейки памяти, информационный вход которой является входом суммы частичных про- изведений вычислительной ячейки, второй вход первого элемента И соединен с первыми входами второго, восьмого элементов И, вторым входом девятого элемента И и входом множителя вычислительной ячейки, третий вход первого элемента И соединен со вторыми входами второго и восьмого элементов И, третьим входом девятого элемента И, выходом множимого вычис- лительной ячейки и информационным выходом второй ячейки памяти, инфор мационный вход которой является вхо дом множимого вычислительной ячейки, третий вход второго элемента И сое динен со вторым входом третьего эле мента И, первыми входами четвертого и пятого элементов И, четвертым входом девятого элемента И и информационным выходом третьей ячейки памяти, информационный вход которой яв ляется входом переноса вычислительной ячейки, второй вход четвертого элемента И соединен со вторым входом пятого элемента И, третьим вхо дом восьмого элемента И и выходом первого элемента НЕ, вход которого соединен с информационным выходом первой ячейки памяти, третий вход четвертого элемента И соединен со вторым входом шестого элемента И и выходом второго элемента HE вход которого соединен со входом множите ля вычислительной ячейки, третий

635

3 1117 вход пятого элемента И соединен со вторым входом седьмого элемента И и вьиодом третьего элемента НЕ, вход которого соединен с информационным выходом второй ячейки памяти, третий вход шесТого элемента И соединен с третьим входом седьмого элемента И, четвертым входом седьмого элемента И, четвертым входом восьмого элемента И и вьиодом четвертого 10 элемента НЕ, вход которого соединен с информационныМ выходом третьей ячейки памяти, выходы первого, второго, третьего элементов И соединены соответственно со входами первого элемента ИЛИ, выход которого является выходом переноса вычислительной

}ячейки, выходы четвертого, пятого, шестого, седьмого, восьмого и девятого элементов И соединены соответ- 20 ственно со входами второго элемента

ИЛИ, выход которого является выходом суммы частичных произведений, управляющие входы первой, второй и третьей ячеек памяти подключены к уп-25 равляющему . входу вычислительной ячейки, управляющий выход второй ячейки памяти подключен к управляющему вьиоду вычислительной ячейки г вход множителя вычислительной ячей- 30. ки соединен с выходом множителя вычислительной ячейки, входы множимого, входы суммы частичньи произведений, входы переноса вычислительных ячеек первого ряда, а также входы множителя первых вычислительных ячеек всех рядов, являются информационными входами .матричного умножителя, выход множителя и управляющий вьиод к-.й вы- числительной ячейки каждого ряда сое-40 динены соответственно со входом множителя и управляющим входом (к+1)-й вычислительной ячейки того же ряда (к=1,2,...,n-1.), вход суммы частич:,ных произведений к-й вычислительной ячейки каждого ряда, начиная со вто рого, соединен с выходом суммы час::тичных произведений (к+1) -й вычислительной ячейки предыдущего ряда, (к=1,2,. ° .,и-1) вход множимого и вход 50 переноса к-Й вычислительной ячейки каждого ряда, начиная со второго, соединены соответственно с выходом множимого и выходом переноса к-й вы-. числительной ячейки предыдущего ряда (к 1 2 ° е ° n) aa ВхОды суммы частичньи произведений и- -х вычислительных ячеек каждого ряда, начиная со второго, подаются сигналы логического нуля, выходы переноса и выходы суммы частичных произведений вычислительных ячеек m-ro ряда соединены с соответствующими по весу входами п-разрядного сумматора, информационный вход каждой i-й ячейки памяти

1-го ряда соединен с информационным выходом i-й ячейки памяти (1-1)-.го ряда (i 1,2,...,1-1; 1=2,3... ъ,m), управляющий выход каждой i-й ячейки памяти 1-ro ряда соединен с управлякицим входом (i+1)-Й ячейки па мяти 1-го ряда (i=1,2,...,1-1; 1= . =2,3,...,1),управляющий выход i-Й ячейки памяти 1-го разряда соединен с управляющим входом первой вычислительной ячейки р-ro ряда, где р=l+1; 1=1,2,...,m-1, информационный вход i-Й ячейки памяти 1-ro ряда соединен с выходом суммы частичных произведений первой вычислительной ячейки р-го ряда, где p=l=.i, х=1,2,...,m, управляющий вход первой вычислительной ячейки первого ряда и управляющие входы первых ячеек памяи всех рядов являются управляющими одами матричного умножителя, . информационные вьиоды ячеек памяти

m-ro ряда и выходы п-разрядного сумматора являются информационными вьиодами матричного умножителя.

Умножитель более эффективен, применение конвейерной организации обеспечивает полное использование матричной логики f2) .

Однако введение ячеек памяти увеличило число логических уровней, через которые должны пройти сигналы, .что снизило. быстродействие умножителя i

Цель изобретения — увеличение быстродействия матричного умножителя за .счет сокращения количества логических уровней, через которые проходят сигналы, при условии сохранения конвейерного принципа работы.

Поставленная цель достигается тем, что вычислительное устройство, содержащее матрицу вычислительных ячеек размерностью m-и где m n — разрядности соответствейно множителя и множимого, каждая вычислительная ячейка содержит девять элементов И, четыре элемента НЕ, узел памяти и ш групп по j узлов памяти (j1,...,ш), где 1 - номер группы,причем каждый узел памяти содержит три элемента

1117635

И, элемент ИЛИ, элемент НЕ, причем первый вход первого элемента И узла памяти соединен с первым входом- второго элемента И, второй вход которого соединен с первым входом третьего элемента И и выходом элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с выходами первого, второго и третьего элементов И узла памяти, второй вход первого элемента И которого соеди10 нен с выходом элемента НЕ узла памяти, разрядные входы первого слагаемого устройства соединены соответственно с входами первых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входы второго слагаемого устройства соединены соответственно со входами вторых элементов НЕ вычислительных ячеек первой строки матрицы, разрядные входы множителя соединены соответственно с входами третьих элементов НЕ вычислительных ячеек первого столбца матрицы, разрядные входы множимого устройства соединены соответственно с входами четвертых элементов НЕ вычислительных ячеек первой строки матрицы и первыми входами первых элементов И узлов памяти вычислительных ячеек первой строки матрицы, вторые входы

1ретьих элементов И каждоГо узла памяти вычислительных ячеек i-й строки матрицы (i= 1,...,m) соединены с

i-м тактирующим входом устройства, первый вход первого элемента И каждой вычислительной ячейки матрицы соединен с первым входом второго, 15

25

35 третьего, четвертого и пятого элементов И вычислительной ячейки матрицы, 40 второй вход первого элемента И которой соединен с первым входом шестого и седьмого элементов И и вторым вхоэлемента И которой соединен с вторым. входом шестого и седьмого элементов

И и третьим входом пятого элемента.

И вычислительной ячейки матрицы, вто50 рой вход третьего элемента И которой соединен с вторым входом четвертого элемента И и третьим входом седьмого элемента И вычислительной ячейки мат" рицы, первый вход восьмого элемента

И которой соединен с первым входом девятого элемента И и четвертым входом седьмого элемента И вычислительной ячейки матрицы, третий вход шесдом пятого элемента И вычислительной ячейки матрицы, третий вход первого 45

1 того элемента И которой соединен с вторым входом второго, восьмого и девятого элементов И и четвертым входом пятого элемента И вычислительной ячейки матрицы, третий вход девятого элемента И которой соединен с третьим входом четвертого элемента И вычислительной ячейки матрицы, третий вход восьмого элемента И которой соединен с третьим входом третьего элемента И вычислительной ячейки матрицы, выходы первого, второго и шестого элементов И которой соединены соответственно с первым, вторым и третьим входом первого элемента ИЛИ вычислительной ячейки матрицы, выходы третьего, чет вертого, пятого, седьмого,. восьмого и девятого элементов И которой соединены соответственно с первым, вторым, третьим, четвертым, пятым и шестым входом второго элемента ИЛИ вычислительной ячейки матрицы, входы первых элементов НЕ вычислительных ячеек матрицы и-го столбца i-й строки соединены с шиной логического нуля устройства, вход первого элемента

HE вычислительной ячейки S-й строки (S=2, m) и r-го столбца (r=1 ° и-1) матрицы соединены с выходом второго элемента ИЛИ вычислительных ячеек (s-1)-й строки и (r+1)-ro столбца матрицы, выход первого элемента ИЛИ вычислительной ячейки i-й строки и 1-го столбца (1=1,...,n) матрицы соединен с входом второго элемента НЕ вычислительной ячейки

i-й строки и (1+1)-го столбца,матрицы, выход элемента И узла памяти вычислительной ячейки к-й строки (к=1,...,m-1) и 1-го столбца матри,цы соединен с входом четвертого эле мента НЕ вычислительной ячейки (к+1) -й строки и 1-го столбца матрицы,выходы первых и вторых элементов ЙЛИ вычислительных ячеек m-й строки,q-ro * столбца (q=2,...,m) и выход первого элемента ИПИ вычислительной ячейки первого столбца ш-й строки матрицы соединены с соответствующими весовыми входами параллельного сумматора,n выходов которого соединены с выходами и старших разрядов устройства, ш выходов младших разрядов устройства соединены соответственно с выходами элементов ИЛИ m-й группы уэ " лов памяти, вторые входы вторых элементов И которой соединены с (m+1)-м тактирующим входом устройства, первые

S =А+В ° D+0

7 1117 входы элементов И (j-1)-х узлов памяти j-й группы соединены соответственно с выходами элементов ИЛИ (j-1) -й. группы, первый вход элемента И j-ro узла памяти j é группы соединен с вы- 5 ходом второго элемента ИЛИ вычислительной ячейки j-й строки первого столбца матрицы вычислительных ячеек, в каждую вычислительную ячейку устройства дополнительно введены деся- 10 тый и одиннадцатый элементы И, пятый элемент НЕ и элемент задержки, в каждый узел памяти введен элемент задержки, причем первый вход десято, го элемента И вычислительной ячейки соединен с выходом первого элемента

ИЛИ вычислительной ячейки матрицы, второй вход которого соединен с со,ответствующим тактовым входом устройства и первым входом одиннадцатого 2О элемента И вычислительной ячейки матрицы, второй вход которого соединен с выходом второго элемента ИЛИ вычислительной ячейки матрицы, пятый вход пятого элемента И которой сое- р5 динен с пятым входом седьмого элемента И, четвертыми входами первого, . третьего, четвертого, шестого, восьмого и девятого элементов И, с третьим входом второго .элемента И и вы- ЗО ходом пятого элемента НЕ вычислительной ячейки матрицы, вход пятого элемента НЕ которой соединен с выходом элемента задержки вычислительной ячейки матрицы, вход которого соединен с

35 вторым входом третьего элемента И и входом элемента задержки узла памяти вычислительной ячейки матрицы, выход которого соединен с входом элемента НЕ узла памяти вычислительной 40 ячейки матрицы, вход первого элемента НЕ вычислительной ячейки соединен с первым входом первого элемента И вычислительной ячейки матрицы, выход первого элемента НЕ которой соединен 45 первым входом восьмого элемента И, выход второго элемента НЕ вычислител ьной ячейки соединен с третьим входом седьмого элемента И, вход второго элемента НЕ вычислительной ячейки соединен с четвертым входом пятого

50 элемента И, .второй вход которого соединен с входом третьего элемента НЕ вычислительной ячейки матрицы, выход которого соединен с третьим входом:

55 восьмого элемента И, вход четвертого элемента НЕ вычислительной ячейки

1 соединен с третьим входом первого

635 .8 элемента И вычислительной ячейки матрицы, выход четвертого элемента НЕ которой соединен с третьим входом девятого элемента И, вход элемента задержки каждого узла памяти соединен со вторым входом третьего элемента И узла памяти, выход элемента задержки которого соединен с входом элемента

НЕ узла памяти.

На фиг. 1 представлена функциональная схема матричного умножителя для

m=n4, где m,n — - разрядность множимого и множителя, на фиг. 2 - функциональная схема вычислительной ячей« ки на фиг. 3 — функциональная схема ячейки памяти на фиг. 4 — временная диаграмма подачи управляющих сигналов.

Матричный умножитель содержит вычислительные ячейки 1, и-разрядный сумматор 2, ячейки 3 памяти. Вычислительные ячейки 1 и ячейки 3 памяти содержат элементы И 4, элементы ИЛИ

5, элементы НЕ 6, элементы 7 задержки. Входы 80-8, являются информаци— онными входами умножителя, на которые подаются сигналы, соответствующие двоичному множимому D где индекс разряд множимого с учетом его веса.

Входы 9О -9, — информационные входы умножителя, на которые подаются сигналы, соответствующие двоичному множителю В. Входы 10о 10 и входы 11о

11 — информационные входы, на которые подаются сигналы слагаемых соответственно А и С. Входы 12 -125 — управляющие входы умножителя.Выходы S, 13о-13 — информационные выходы умножителя, с которых снимаются сигналы результата S..

Матричный умножитель реализует функцию

Для вычисления произведения двух чисел В и D слагаемые А и С должны быть нулевыми. Реализация умножителем функции вида (1) расширяет его функциональные возможности . Каждая вычислительная ячейка 1 умножителя осуществляет такую же арифметическую функцию как весь умножитель, только для одноразрядных двоичных чисел а, Ь, с, d:.

8+с =a+bd+c, (2) где а,Ь,с, d — сигналы на входах 14-17 вычислительной ячейки 1, 1117635 10

S С вЂ” сигналы на выходах 18 и

19 вычислительной ячейки 1, В формуле (2) S и С складываются с учетом веса. 5

Вычислительная ячейка 1 описывается следующей системой логических уравнений:

S(t+1)=(acb+acd+acb+acd+acbd+

+acbd) Z+S(t) Z; с (t+1) =(abd+bdc+ac) Z+c (t) Z;

d (t+1) =dZ+dd (t)+d (t) Z;

Ь = b, 2 Ю

15

Z p Zpy . где y(t+1) и y(t) — значения выхода

24 ячейки 3 па- 45 мяти соответственно в следующий и предыдущий моменты времени, у — значение входа 2550 ячейки 3 памяти;

Z и 2 -. соответственно

Г значения входа 26 и выхода 27 ячейки 3 памяти. 55

Матричный умножитель работает в конвейерном режиме следующим образом.

- где S(t+1) и S(t) - значения выхода

18 соответственно в последующий и предыдущий моменты времени, 20

С (С+1) и С (t) — значения выхода

19 соответственно в последующий и предыд ущий моменты Времени 25 и (t+1) и d (t) — значения выхода

20 соответственно в последующий и предыдуший моменты времени, Ь вЂ” значения выхода

21 вычислительной ячейки 1, Z и 2 — соответственно значения входа 22 и выхода 23 вычислительной ячейки 1.

Ячейка 3 памяти описывается системой логических уравнений:

7(й+1) =у2р+у7(й)+7(С) 2р, (4) В исходном состо. нии на управляющих входах 121-12. умиожителя установлен сигнал "0". Процесс вычисления начинается с подачи на входы 8О—

8з 9 9з,10 10ç 11o 11з первых сомножителей D1, В1 и слагаемых А1, С . В течение времени Тр (фиг. 4) вычисление прохоДит в вычислительных ячейках 1 первого ряда. В момент времени Тр, когда вычисления в первом ряду закончились, на управляющий вход 12„подается сигнал - 1", который осуществляет запоминание информации, установившейся на выходах вычислительных ячеек 1 первого ряда. При этом на выходах 20 вычислительных ячеек 1 первого ряда запоминается множимое D<. Сигнал "1" на входе 12 запрещает также отработку вычислительными ячейками 1 первого ряда сигналов, которые будут появляться на их входах 8,-8,, 10, -1О,, 11 — 11 . Единица на управляющем вхо-. де 12 сохраняется в течение времени Т (фиг. 4), что обеспечивает проведение вычислений на втором ряду вычислительных ячеек 1 и запоминание информации в ячейке 3 памяти второго ряда.

Время, пока в первом ряду вычислительных ячеек 1 не производятся вычисления, используется для подачи на входы 8,-8, 9,, 10,-10,, 11,-11 нового множимого D младшего разряда множителя В и новых слагаемых А, и

С

Подача новой информации на вычислительные ячейки 1 первого ряда проводится в промежуток времени, начиная с момента времени 1: после установления на входе к,"1" и должна закончиться по истечений времени после появления "0" на входе к1. По окончании вычисления в первом. ряду вычислительных ячеек 1 и запоминания в ячейке 3 памяти ряда, в момент времени 2 Тр после начала вычислений на управляющий вход к, подается сигнал "1", который осуществляет запоминание информации, установившейся на выходах вычислительных ячеек 1 второго ряда и на выходе у ячейки 3 памяти второго ряда, а также запрещает отработку вычисли тельными ячейками 1 второго ряда и . ячейкой 3 памяти первого ряда сигналов, которые будут поступать на их входы. и

Т„„„= T) + T +6 (5) при этом Е„ в течение времени Тп находится в "1" и в течение времени (Т +ь ) в. "О". Подача новой информации íà i-ую ступень с информаци11

С момента времени (2 Т ) вычисле1 ние продолжается в третьем ряду вычислительных ячеек 1 и происходит работа ячеек 3 памяти третьего ряда, Поскольку первый ряд вычислитель»

1 ных ячеек 1 готов к работе, на его управляющий вход 121 в момент вреени (Tp+Tп) подается сигнал "О", оторый разрешает обработку вновь поступившей информации вычислительными ячейками 1 первого ряда. Сигнал

"0" на управляющем входе 121 держится в течение времени (7+T<) что обеспечивает правильное вычисление.

Так как вычислительные ячейки 1 второго ряда не производят вычислений, то промежуток времени с (2 Тр + ) до (2 Тр + T„ + ) используется . для подачи разряда Ь1 второго множителя на вход 9 матричного умножителя, подготавливая его тем самым к новому вычислению.

Аналогично конвейерный процесс вычисления продолжается .дальше. По мере окончания вычисления в i-й ступени (i 1,2,3,4,5) матричного умножителя в нее вводится новая информация с периодом

117б35 12 онных входов умножителя, подсоединенных к i-й ступени, разрешается ! в промежуток времени, начиная с мо,мента времени ь после установления

2 в "1" и до истечения времени 7 после установления Z в "0". На информационных выходах 13,-13, с периодом Т„щ будут появляться результаты вычислений. Ячейки 3 памяти обеспе1п чивают синхронизацию появления и старших и m мпадших разрядов произведения на информационных выходах умножителя.

Элемент 7 задержки в вычислительных ячейках 1 и ячейках 3 памяти служит для обеспечения их правильной синхронной работы.

Частота,. с .которой матричный. умщ ножитель может обрабатывать информацию, зависит от быстродействия иразрядного сумматора 2, поэтому целесообразно применять сумматоры с параллельным переносом. Матричный ум25 ножитель содержит меньшее число логических уровней, через которые проходят сигналы, чем у известного.

Так, у предлагаемого матричного ум- . ножителя количество логических уровней (с учетом элементов HE) в одном ряду вычислительных ячеек равно

3, в то время как у известного число логических уровней s одном ряду вычислительных ячеек равно 5, что увеличивает быстродействие.

1 I17635

1117635

1117635

31 7635

%aa Ф4 Ь 3 > Вч щщоц Заказ 7221/33 Тндж 698 . Полисное