Дифференцирующее устройство

Дифференцирующее устройство

Иллюстрации

Показать все

Реферат

 

I. ДИФФЕРЕНЦИРУЮЩЕЕ УСТРОЙСТВО, содержащее регистр, счетчик , вход которого соединен с шиной тактовых импульсов устройства, коммутатор , первая группа выходов которого соединена с первой группой разрядных входов первого накапливающего сумматора, триггер и первый элемент задержки, отличающеес я тем, что, с целью уменьшения запаздывания при дифференцировании дискретной последовательности, устройство содержит мультиплексор, второй накапливающий сумматор и второй элемент задержки, при этом группа информационных входов устройства соединена с группой разрядных входов регистра и с первой группой информационных входов мультиплексора, выходы разрядов регистра соединены с второй группой информационных входов мультиплексора , группа выходов которого соединена с группой разрядных входов второго накапливающего сумматора. группа разрядных выходов которого соединена с группой информационных входов коммутатора, вторая групщ выходов которого соединена с второй группой разрядных входов первого накапливаияцего сумматора, шина тактовых импульсов устройства соединена с входом триггера, с первым управляющим входом мультиплексора и через второй элемент задержки - с вторым управляющим входом коммутатора, выход триггера соединен с входом управления записью регистра, выходы счетчика и первого накапливающего сумматора являются выходами устройства. 2.Устройство по П.1, отлиS чающееся тем, что коммутатор содержит две группы элементов И, первый вход каждого i-го элемента И первой группы соединен с первым л-го элемента второй группы и с i-M входом группы информационных входов коммутатора, вторые входы элементов И первой группы подключены к второму управляющему входу коммутаVl тора, вторые входы элементов И второй о группы подключены к первсжу управляиидему входу коммутатора, выходы элеО1 ментов И первой группы образуют вую группу выходов коммутатора, выходы элементов И второй группы обрйзуют вторую группу выходов коммутатора. 3.Устройство по п.1, о т л и чающееся тем, что мультиплек сор содержит две группы элементов И и группу элементов ИЛИ, причем первые входы элементов И первой группы образуют первую группу информационных входов мультиплексора, первые входы элементов И второй группы образуют

СО}ОЭ СОВЕТСКИХ

ООЛЮЛЮ

РЕСПУБЛИК

g С 06 С 7/18

/ //:/

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ ("

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3572899/18-24 (22) 05.04.83 (46) 07.10.84. Бюл. У 37

° (72) А.Ю.Веревкин, В.й,лачугин, Ю.С.Мануйлов и В.А.Артемьев (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

У 711586, кл. С 06 G 7/18, 1977.

2. Авторское свидетельство СССР

У 955052, кл. G 06 G 7/18, 1980.

3. Авторское свидетельство СССР по заявке У 3282413/18-24, кл. С 06 G 7/18, 1981 (прототип).

4. Ланцош К. Практические методы прикладного анализа. М., Физматгиз, 1961. (54) (57) 1. ДИФФЕРЕНЦИРУЮЩЕЕ

УСТРОЙСТВО, содержащее регистр, счетчик, вход которого соединен с шиной тактовых импульсов устройства, ком.мутатор, первая группа выходов которого соединена с первой группой раз рядных входов первого накапливающего сумматора, триггер и первый элемент задержки, о т л и ч а ю.щ е ес я тем, что, с целью уменьшения запаздывания при дифференцировании дискретной последовательцости, устройство содержит мультиплексор, второй накапливающий сумматор и второй элемент задержки, при этом группа информационных входов устройства соединена с группой разрядных входов регистра и с первой группой информационных входов мультиплексора, выходы разрядов регистра соединены с второй группой информационных входов мультиплексора, группа выходов которого соединена с группой разрядных входов второго накапливающего сумматора, „„Я0„„1117657 А группа разрядных выходов которого соединена с группой информационных входов коммутатора, вторая групп выходов которого соединена с второй группой разрядных входов первого накапливающего сумматора, шина тактовых импульсов устройства соединена с входом триггера, с первым управляющим входом мультиплексора и через второй элемент задержки — с вторым управляющим входом коммутатора, выход триггера соединен с входом управления записью регистра, выходы счетчика и первого накапливающего сумматора являются выкодами устройства.

2. Устройство по п.1, о т л и — Я ч а ю щ е е с я тем, что коммутатор и содержит две группы элементов И, первый вход каждого i --го элемента И первой группы соединен с первым вхо1дом i-го элемента второй группы и 8 с 1-м входом группы информационных входов коммутатора, вторые входы элементов И первой группы подключены к ® второму управляющему входу коммутатора, вторые входы элементов И второй ф группы подключены к первому управля- фф кицему входу коммутатора, выходы эле-- ф ментов И первой группы образуют пер- а,) вую группу выходов коммутатора, выходы элементов И второй группы образуют вторую группу выходов коммутатора.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что мультиплексор содержит две группы элементов И и группу элементов ИЛИ, причем первые входы элементов И первой группы образуют первую группу информационных

; входов мультиплексора, первые Моды элементов И второй группы образуют

1117657 матора (3 ). вторую группу информационных .входов мультиплексора, вторые входы элементов И первой группы подключены к первому управляющему входу мультиплексора, вторые входы элементов И второй группы подключены к второму управляюt

Изобретение относится к автоматике и вычислительной технике и может быть использовано для определения скорости изменения входного сигнала, представленного в виде цифрового кода.

Известно устройство, содержащее реверсивный счетчик, регистр, преобразователь код-аналог, генератор, триггер, формирователь и линию за- 1О держки, позволяющее определять скорость изменения входного сигнала (1 j, Недостатком этого устройства является низкая точность, связанная с тем, что скорость определяется на основе только двух измерений и тем самым в значительной степени зависит от ошибок отделЬных измерений.

Ф

Известно также устройство, содержащее первый и второй регистры, фор- 2О мирователь, счетчик, элемент задержки, элементы И и ИЛИ f2).

Недостатком устройства является низкая точность, вызванная небольшим количеством измерений (четыре), учас-, 25 твующих в определении средней скорости.

Наиболее близким по технической сущности к предлагаемому является дифференцирующее устройство, содержащее коммутатор, через который вход устройства соединен с входом накапливающего сумматора, выход которого со1 единен с информационным входом регистра, счетчик, соединенный входом с

35 шиной тактовых импульсов, разрядными выходами - с управляющими входами коммутатора, а выходом переполненияс триггером, выходы которого соединены с входами записи накапливающвго сумматора, с управлякщим входом регистра и через элемент задержки - c входом считывания накапливающего сумщему входу мультиплексора, выходы каждого 1--го элемента И первой и второй групп соединены с входами i-го элемента ИЛИ, выходы группы элементов ИЛИ образуют группу выходов муль1 типлексора.

Недостаток известного устройства заключается в низком быстродействии, связанном с тем, что их входной сигнал может быть только последователь- . ностью импульсов, максимальная частота которых ограничена временем выполнения операции сложения в сумматоре.

Цель изобретения — уменьшение. запаздывания при дифференцировании дис-. кретнои последовательности.

Цель достигается тем, что дифференцирующее устройство, содержащее регистр, счетчик, вход которого соединен с шиной тактовых импульсов устройства, коммутатор, первая группа

:выходов которого соединена с первой группой разрядных входов первого накапливающего сумматора, триггер и первый элемент .задержки, содержит мультиплексор, второй накапливающий сумматор и второй элемент задержки, при этом группа информационных входов устройства соединена с группой разрядных входов регистра и с первой группой информационных входов мультиплексора, выходы разрядов регистра соединены с второй группой информационных входов мультиплексора, группа выходов которого соединена с группой разрядных входов второго накапливающего сумматора, группа разрядных выходов которого соединена с группой информационных входов коммутатора вторая группа выходов которого соеди нена с .второй группой разрядных входов первого накапливающего сумматора, шина тактовых импульсов устройства соединена. с входом триггера, с первым управляющим входом мультиплексора и через второй элемент задержки — с вторым управляющим входом коммутатора, выход триггера .соединен с входом управления записью регистра, выходы счетчика и первого накапливающего

7 4 .

Окончательное выражение алгоритма дифференцирования

I"") ((+a (S +f

2 x+kf ц+ЯЦ) <

2 о(1з где Ь - шаг

g,,a,n " целые положительные числа.

Последний алгоритм .наиболее просто реализуется, поскольку требует запоминания только одного "старого" значения сумм К(0) и вычисления однократной и двойной суммы в один и тот же момент времени. Кроме того, если (1с+1)2", m 1,2,..., .то вычисление выражения в квадратных скобках (3) потребует выполнения операции умножения.

На чертеже представлена структуРная схема устройства.

Устройство содержит накапливающий сумматор 1, коммутатор 2, накапливающий сумматор 3, мультиплексор 4, регистр 5, счетчик 6, триггер 7,элементы 8 и 9 задержки. Кроме того, коммутатор 2 содержит группу элементов И 10, а мультиплексор 4 - группу элементов ИЛИ 11 и элементов 12.

Функциональное назначение узлов следуницее.

Сумматоры 1 и 3 предназначены для вычисления однократной и двойной сумм входного сигнала и вычисления результата дифференцирования.Сум» матор 1 имеет два входа: первый - вычитакиций, подключен к входу сумматора, начиная с младщего разряда, такой вход может быть получен поразрядным инвертированием значащих разрядов входного кода, второй вход — сумжрующий, подключенный к входу суммато-. ра, начиная с m-ro разряда для выпою нения сложения с коэффициентом, соответствующим формуле (2), а именно

%+12 . Коммутатор 2 состоит из 2-х

tn групп элементов И и предназначен для передачи кода с выхода сумматора 3 на вычитающий вход сумматора 1 при наличии сигнала на шине тактовых им-. пульсов, либо на сумвярумщий вход при наличии сигнала с выхода счетчика.

Мультиплексор 4 состоит из 2-х групп элементов И, объединенных поразрядно элементами ИЛИ и предназнаЭтот алгоритм может быть приведен к виду, удобному для быстрого диффе-; ренцирования, если воспользоваться однократными 5"„ и двойнмеи 6 суммами входного сигнала, \1

=X. f (ф т)

et 0

Il

ss---ЕХ ff(, .

Ы=о =о

3,111765 сумматора являются выходами устройства.

Коммутатор содержит две группы элементов И, первый вход каждого (i -го элемента И первой группы соединен с первым входом i-го элемента второй группы и с - м входом группы информационных входов коммутатора, вторые входы элементов И первой группы подключены к второму управляющему входу

10 коммутатора, вторые входы элементов И второй группы подключены к первому управляющему входу коммутатора, выходы элементов И первой группы обра4 зуют первую группу выходов коммутато-

:ра, выходы элементов И второй группы

15 образуют, вторую группу выходов коммутатора.

Мультиплексор содержит две группы элементов И и группу элементов ИЛИ, причем первые входы элементов И первой группы образуют первую группу информационных входов мультиплексора, первые входы элементов И второй груп- пы образуют вторую .группу информацив25 онных входов мультиплексора, вторые входы элементов И первой группы подключены к первому управляющему входу мультиплексора, вторые входы элементов И второй группы подключены к второму управляющему входу мультиплексора, выходы каждого i-го элемента И первой и второй групп соединены с входами i-ro элемента ИЛИ", выходы группы элементов ИЛИ образуют группу выходов мультиплексора. 33

В осиову положены следующие математические зависимости.

Средняя скорость изменения может быть определена следующим образом (43 .

<6=А. 1117657

6 ченных для подачи на вход сумматора

3 либо кода с входа устройства при наличии сигнала на шине тактовых сигналов, либо с выхода регистра по сигналу с выхода счетчика.

Регистр 5 предназначен для запоминания на период вычислений значения входного сигнала в начальный момент времени f(0). Регистр 5 имеет синх10 ронизирующий вход, связанныи с выходом триггера 7. Регистр 5 и триггер 7 образуют "регистр-защелку", инфор мация в который заносится однократно после сброса триггера 7.

Счетчик 6 предназначен для подсче- 15 та количества значений входного сигнала, поступивших на вход устройства, выработки сигнала окончания суммирования и управления формированием результата по достижении счетчиком 20 значения 2

Элементы задержки суммирования в первом сумматоре используются на время окончания операции в сумматоре 3.

Устройство работает следующим об- 25 разом.

В исходном состоянии сумматоры 1 и

3 и счетчик обнулены, а триггер 7 находится в состоянии, обеспечивающем прием значения f(0) на регистр 5. На30 вход устройства поступает входной сигнал в обратном коде, сопровождаемый импульсом на тактовой шине, который обеспечивает занесение значения f(0) в регистр 5, открывает мультиплексор 35

4 для прибавления этого значения к содержимому сумматора 3, а после окончания суммирования в нем открывает коммутатор 2 для вычитания содержимого сумматора 3 из содержимого сумма- 0 тора 1. Следующее значение входного сигнала, также сопровождаемое тактовым сигналом, не изменяет содержимо-.

- го регистра 5, так как триггер 7 заперт. В остальном процесс вычисле- 45 ния повторяется.

В результате в сумматоре 3 оказы- вается значение f(о)+ Е(Т1, а в сумматоре 1 — значение (2f(OI+ f(1)) .

Каждый сигнал на тактовой шине, кро-!! !! ме того, выполняет прибавление 1 к счетчику 6, Когда на вход устройства придет +1-й тактовый импульс, на сумматорах 3 и 1 формируются однократная и двойная суммы входных сигналов, если k+ 1=2 та сигнал переноса со счетчика 6 поступает на управляющий вход мультиплексора 4 и обеспечивает прибавление содержимого регистра 5 к содержимому сумматора

3. После окончания суммирования этот сигнал поступает на второй управляющий вход коммутатора 2 через элемент

8 задержки и полученное значение будет прибавлено к .содержимому сумматора 1. Поскольку второй выход коммутатора подключен к входу сумматора 1, начиная с !и-го разряда, сложение выполняется с коэффициентом 1+1.

Таким образом, после окончания операции в сумматоре 1 будет получено значение f () вычисленное по формуле (2) с точностью до постоянного масштабногЬ множителя(цепи сброса с целью упрощения, не показаны).

Таким образом, предлагаемое устройство позволяет определять производную входного сигнала, представленного в виде цифрового кода, обеспечи вая тем самым повышение быстродействия. (.

Технико-экономический эффект изобретения заключается в обеспечении возможности дифференцирования быстродействующих входных сигналов, представленных в цифровом коде. Например, если времй выполнения сложения в сумматоре равно 4с,,разрядность входного кода — п, то максимальное количество импульсов, соответствующее этому коду, равно 2 и для приема одного значения входного сигнала устройству

3 потребуется время = 2", а предлапаемому †. 2 с . Таким образом, ! предлагаемое устройство способно при- нимать и обрабатывать сигналы с частотой в 2" " раза чаще. !

1117657

Составитель Г.Осипов

Редактор P.Öèöèêà Техред C.Ìèãóíîâà

Корректор С.Черни

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Заказ 7222/34 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5