Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТЮЙСТЮ, содержащее дешифратор, блоки памяти, адресные входы которых являются одними из адресных входов устройства, а информационные входы подключены к выходам регистра числа, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства , в него введены три триггера, элемент задержки, элемент НЕ, формирователь управляющих сигналов, пять групп элементов И, два элемента И и два элемента ИЛИ, причем первые входы первого и второго триггеров явля ются первым управляющим входом устройства , второй вход первого триггера является вторым входом устройства, а его выход соединен с первыми входами элементов И первой группы, вторые входы которых подключены к -выходам элементов И второй группы, второй вход второго триггера подключен к выходу первого элемента И, первый вход которого соединен с щиной импульсного питания, второй вход - с перъым выходом элемента задержки, вход которого подключен к выходу третьего триггера, первый вход, которого соединен с выходом второго элемента И, а второй вход - с выходом первого элемента ИЛИ, первый вход которого соединен с первым управляющим входом устройства, а второй вход - с вторым выходом эЛ1емента задержки , третий выход которого подключен к первым входам элементов И второй группы, а четвертый и пятый выходы - к входам формирователя управляющих сигналов, выход которого является управляюпшм выходом устройства и соединен с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого является третьим управляющим входом устройства, причем входы дещифратора являются др1угими адресными входами устройства, а выходы соединены с вторыми входами элементов И второй группы и с первыми входа ми элементов И третьей группы, выходы которых соединены с первыми входами элементов И четвертой н пятой групп, вторые входы элементов И четвертой группы подключены к выходу первого т|жггера, вторые входы элементов И пятой груптад являются четвертым управляющи1м входом устройства, выЬ1 ход второго триггера соединен с вторыми вхоч дами элементов И третьей группы, входы второго элйугента ИЛИ соединены с выходами блоков памяти, а выход соединен с вторым входом числового регистра, выходы элементов И первой, четвертой и пятой групп подключены к управляющим входам блоков памяти .

СОЮЗ СООЙТСНИХ

ВЭ

РЕСПУБЛИН

09) (И) 3(51) 6 11 С 1100

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3610304/24-24 (22) 27.06.83 (46) 07.10.84. Бюл. No 37 (72) Л. В, Алексеев, А. Д. Жучков, В.И.Косов, Б. Б. Кугутов, О. В. Росницкий и В. Н. Степанян (53) 681.327 (088.8) (56) 1. Авторское свидетельство СССР и 463145, кл. 6 11 С 7/00, 1975.

2. Авторское свидетельство СССР У 636676, кл. G 11 С 7/00, 1976 1 прототип). (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее дешифратор, блоки. памяти, адресные входы которых являются одними иэ адресных входов устройства, а информационные входы подключены к выходам регистра числа, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, в него введены три триггера, элемент задержки, элемент НЕ, формирователь управля. ющих сигналов, пять групп элементов И, два элемента И и два элемента ИЛИ, причем пер-. вые входы первого и второго триггеров явля. ются первым управляющим входом устройства, второй вход первого триггера является вторым входом устройства, а его выход соединен с первыми входами элементов И первой группы, вторые входы которьпс подключены к выходам элементов И второй группы, второй вход второго триггера подключен к выходу первого элемента И, первый вход которого соединен с шиной импульсного питания, второй вход — с первым выходом элемента задержки, вход которого подключен к выходу третьего триггера, первый вход. которого соединен с выходом второго элемента И, а второй вход — с выходом первого элемента

ИЛИ, первый вход которого соединен с первым управляющим входом устройства, а второй вход — с вторым выходом элемента задержки, третий выход которого подключен к первым входам элементов И второй группы, а четвертый и пятый выходы — к входам формирователя управляющих сигналов, выход которого является управляющим выходом устройства и соединен с входом элемента

НЕ, выход которого соединен с первым вхо- дом второго элемента И, второй вход которо. го является третьим управляющим входом устройства, причем входы дешифратора явля- Я ются другими адресными входами устройства, а выходы соединены с вторыми входами эле- ментов И второй группы и с первыми входами элементов И третьей группы, выходы которых соединены с первыми входами элементов И четвертой и пятой групп, вторые входы элементов И четвертой группы подключены к вьпсоду первого триггера, вторые вхо-, ды элементов И пятой группы являются четвертым управляющим входом устройства, выход второго триггера соединен с вторыми входами элементов И третьей группы, входы второго элемента ИЛИ соединены с выходами блоков памяти, а выход соединен с вторым с входом числового регистра, выходы элементов И первой, четвертой и пятой групп под- ключены к управляющим входам блоков па мяти. . В»

1117709,Изобретение относится к вычислительной технике и может быть исйользовано в цифровых вычислительных машинах и других вычислительных устройствах.

Известно запоминающее устройство, содержащее накопитель,. регистр адреса, счетчик адреса, усилитель, дешифратор адреса, ре-. гистр числа, схему управления, дополнительный счетчик, дополнительные ключевые схемы и схему режима работы. Эго устройство имеет 10 несколько более высокое быстродействие по сравнению с обычными оперативными запоминающими устройствами за счет непрерывного заполнения накопителя (1) . . Однако.в этом устройстве при записи произвольной информации по произвольным адресам и при частой смене режимов выигрыша в быстродействии не происходит, а надежность устройства снижается за счет введения дополнительного счетчика, дополнительных ключевых 20 схем и схем режима работы.

Наиболее близким к изобретению является устройство, содержащее блоки памяти, адресный регистр, связанный с преобразователем кода адреса, адресные коммутаторы, соединен- 25 ные с дешифратором, формирователь признака готовности, выходные коммутаторы, выходы которых являются выходами устройства(21.

В известном устройстве при произвольном обмене информацией словами, группами слов и отдельными словами повышения быстродействия не происходит и, кроме того, тратится время на формирование признака готовности и выходную коммутацию сигналов.

Автоматического переключения режимов работы памяти в таком устройстве не осуществляется

35 и не производится совмещения работы режимов различных блоков путем выполнения раздельно адресных и считывающих операций (причем такое. совмещение может производиться и в

40 одном блоке памяти для повышения быстродействия). В известном устройстве значительно снижается надежность и повышается мощность потребления из-эа одновременной подачи питания на формирователи разрядных токов всех блоков памяти. Кроме того, устройство

45 содержит большое количество оборудования в каждом блоке памяти, что также снижает на-, дежность устройства s целом:

Целью изобретения является повышение быстродействия и упрощение устройства.

Поставленная цель. достигается тем, что в запоминающее устройство, содержащее дешиф; ратор, блоки памяти, адресные входы которых являются одними из адресных входов 55 устройства, а" информационные входы подключе. ны к выходам регистра числа, введены три триггера, элемент задержки, элемент НЕ, формирователь управляющих сигналов, пять групп элементов И, два элемента И и два элемента

ИЛИ, причем первые входы первого и второ- го триггеров являются первым управляющим входом устройства, второй вход первого триггера является вторым входом устройства, а его выход соединен с первыми входами зле ментов И первой группы, вторые входы которых подключены к выходам элементов И второй группы, второй вход второго триггера подключен к выходу первого элемента И, первый вход которого соединен с Шиной им; пульного питания, второй вход — с первым выходом элемента задержки, вход которого подключен к выходу третьего триггера, первый вход которого соединен с выходом второго элемента И, а второй вход -- с выходом первого элемента ИЛИ, первый вход которого соединен с первым управляющим входом устройства, а второй вход — с вторым выходом элемента задержки, третий. выход которого подключен к первым входам йементов И второй группы, а четвертый и пятый выходы — к входам формирователя управляющих сигналов, выход которого является управляющим выходом устройства и входом элемента НЕ, выход которого соединен с первым входом второго элемента. И, второй вход которого является третьим управляющим входом устройства, причем входы дешифратора являются другими адресными входами устройства, а выходы соединены с вто» рыми входами элементов И второй группы и с первыми входами элементов И третьей группы, выходы которых соединены с первыми входами элементов И четвертой и пятой групп, вторые входы элементов И чертвертой группы подключены к-выходу первого триггера, вторые входы элементов И пятой группы являются четвертым управляющим входом устройства, выход второго триггера соединен с вторыми входами элементов И третьей группы, входы второго элемента ИЛИ соединены с выходами блоков памяти, а выход соединен с вторым входом числового регистра; выходы элементов И первой, четвертой и пятой групп подключены к управляющим входам блоков памяти.

На чертеже представлена структурная схема запоминающего устройств а.

Запоминающее устройство содержит блоки 1 памяти с включенными в них накопителями 2 и формирователями разрядных 3 и адресных

4 токов, регистр 5 числа дешифратор б,.первый триггер 7, второй триггер 8, третий триггер 9, элемент 10 задержки, элемент НЕ 11, формирователь 12 управляющих сигналов группы 13-17 элементов И с первой по пятую

3 1117 первый 18 и второй 19 элементы И и первый

20 и второй, 21 элементы ИЛИ.

Устройство работает следующим образом.

Перед началом работы и началом любого режима все элементы и узлы устройства устанавливаются в исходное состояние сигналом

"Установка 0".

В режиме записи на первый триггер 7 по;. ступает сигнал "Запись", который устанавлива. ется в состояние "1",.открывая элементы И 10

13 и 16 первой и четвертой групп соответственно. После этого поступает на второй элемент И 19 импульс "Опрос", который при отсутствии запрещающего сигнала с элемента

НЕ 11 устанавливает в состояние "1" третий триггер 9, выдающий импульс на запуск элемента 10, Длительность импульса опроса на выходе третьего триггера 9 определяется тем же самым импульсом, но задержанным на определенное время в элементе 10 задержки и подаваемым на сброс третьего триггера

9 через первый элемент ИЛИ 20. Сигнал

"Адрес блока" поступает на дешифратор 6, а сигнал "Код адреса" поступает одновременно на все блоки 1 памяти. Дешифратор 6 в соответствии с поданным адресом блока выбирает по одному элементу И из второй 14 и третьей 15 групп соответственно, при этом сигнал запуска формирователя 4 адресных токов проходит с элемента 10 через соответствующий элемент И 14 второй группы и через соответствующий элемент И 16 четвертой группы на выбранный формирователь 4 адресного тока, заставляя его срабатьвать. Одновременно подается сигнал "Импульс питания" на первый элемент И 18 ииьвтульссэлемента 35

10 задержки проходит через этот элемент, устанавливая в состояние "1" второй триггер 8, разрешающий через соответствующие элементы

И 14 и 13 второй и первой групп соответственно работу. формирователей 3 разрядных токов в выбранном блоке. Таким образом, дающие наибольшее потребление мощности формирователи разрядных 3 и адресных 4 токов работают только в выбранном блоке, а также блокируется подача питания на предусилители (не показаны) невыбранных блоков, чем достигается значительное сниженгк общей потребляемой мощности. В результате в выб . ранную ячейку выбранного блока 1 памяти за-. письвается код а, пос у ющ и íà регистр50

: 5,à снего на. формирователи 3 разрядных токов. На формирователе 12 импульсами с элемента 10 формируется сигнал "Конец цик709 4 ла", который передается в другие устройства 1J3M, управляющие работой данного запоминающего устройства. Этот же сигнал запрещает прием новых сигналов "Опрос" до зяршения всех процессов в управляющей части. Однако сигнал "Конец цикла" формируется раньше, чем закончены все процессы запи си, в результате чего второй элемент И 19 также открывается раньше для приема новых сигналов

"Опрос",(до завершения первого цикла записи) .

Этим самым достигается совмещение циклов ра, боты запоминающего устройства как в режиме записи, так и в других режимах (в том числе и чередующихся), что значительно увелиЧивает быстродействие запоминающего устройства при его многоцикловой работе.

В режиме считывания с гашением сигнал "Считывание" поступает на элементы И 17 пятой группы, разрешая при подаче импульса "Опрос" и запуске третьего триггера 9 прохождение сформированного импульса элемента 10 задержки через выбранный (согласно поданному адресу блока на дешифратор 6) элемент И

15 третьей группы на запуск соответствующего формирователя 4 дрес ых токов в выбранном блоке 1 памяти. Иэ накопителя 2 этого блока считывается код числа, подаваемый через второй элемент ИЛИ 21 и регистр 5 на выход устройства, а в соответствующую ячейку автоматически записывается "0" (за исключением контрольных разрядов, куда записывается код

11) .

В режиме считьвания с регенерацией подается сигнал "Опрос" и устройство работает как и в режиме считьвания с гашением. Однако после того, как код числа появится в регистре 5, в такте записи происходит перезапись считанного числа по заданному адресу. Следует отметить, что в режимах считывания с гашением и считывания с регенерацией, как и в режиме записи, производится совмещение различных циклов с помощью

l формирователя 12 и элемента НЕ 11 путем более раннего открывания второго элемента И 19.

Таким образом, использование предлагаемого запоминающего устройства позволяет значителыю поднять быстродействие устройства при его многократном опросе за счет совмещения циклов при любых режимах работы, сократить колич:ство используемого оборудования в устройстве, состоящем из нескольких блоков и тем самым повысить надежность устройства в целом, уменьшить потребление мощности в результате подачи питания на формирователи разрядных токов только выбранного блока 1117709

ЗННИПИ . Заказ 7264/37 Тираж 574 Подпиское

Филиал ШШ "Пателат", г.Уагоюод, уа.Проектыая, 4