Устройство для обмена информацией

Устройство для обмена информацией

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блоки микропрограммной памяти, микропрограммного управления, приемопередачи, синхронизации , сдвиговых регистров, регистров адреса и данных, дешифраторы адреса, кодов команд и управления прямым доступом к памяти, регистр управления, причем блок микропрограммного управления содержит мультиплексор условий, триггер признаков, группу элементов И-ИЛИ, регистр адреса микрооперации, при этом первый информационный вход-выход устройства соединен с первым информационным входом и выходом блока регистров адреса и данных, адресныйвыход которого и адресный выход блока приемопередачи образуют адресный выход устройства, адресный, вход которого подключен к адресным входам дешифраторов адреса и кодов команд, а второй информационный выход блока регистров адреса и данных подсоединен-к первому информационному входу блрка приемопередачи , информационный выход которого соединен с вторым информационным входом блока регистров адреса и данных, первыми входами элементов И-ИЛИ группы блока микропрограммного управления и первым информационным входом блока сдвиговых регистров, второй информационный вход которого является вторым информационным входом устройства, вход идентификации записи-чтения устройства соединен с управляющими входами дешифраторов кодов команд, адреса и управления прямым доступом к памяти, первые выходы дешифраторов кодов команд и управления прямым .доступом к памяти соединены с выходом готовности устройства, первый и второй информационные выходы блока сдвиговых регистров соединены соответственно с вторым информационным выходом устройства и вторым информационным входом блока приемопередачи, вход и выход условий которого соединены соответственно с перi выми выходом и входом триггера признаков блока микропрограммного управления, вход (Л стробирования информации регистров адреса и данных соединен с вторым выходом дешифратора кодов команд, третий выход которого подключен к вторым входам элементов И-ИЛИ группы блока микропрограммного управления, выходы которых соединены с информационным входом регистра адреса микроопераций блока мийропрограммного управления, выход которого соединен с третьими входами элементов И- ИЛИ группы блрка микропрограммного уп00 равления и с адресным входом блока микросо со tc программной памяти, первый выход блока микропрограммной памяти подключен к входу управления блока приемопередачи, к управляющим входам мультиплексора условий , триггера признака и к четвертым входам элементов И-ИЛИ группы блока микропрограммного управления и информационному входу регистра управления, выход которого соединен с выходом идентификации записи-чтения устройства, с управляющими входами блоков сдвиговых ре .гистров, регистров адреса и данных, с входом управления выдачей команд дешифратора кодов команд и с вторым входом уп

1118992 A

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) зов G 06 F 3/04

ЗСЕСОЮЗГ= (,"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3501657/18-24 (22) 18.10.82 (46) 15.10.84. Бюл. № 38 (72) Б. Н. Малиновский, А. И. Слободянюк, Ю. С. Яковлев, Е. Т. Маковенко, Ф. А. Цвентух, А. Т. Маковенко, Б. В. Новиков и А. А. Юрасов .(71) Ордена Ленина институт кибернетики им. В. М. Глушкова (53) 681.3(088.8) (56) 1. Патент США № 4103338, кл. G364/900,,G 06 F 13/08, 1978, 2. SBC — Flexible Diskette Controller, Hardware Reference Manual, Copyright

1976. Intel Corporation 3065 Bowers Avenue

Santa Clara, California 95051 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ОБМЕНА

ИНФОРМАЦИЕЙ, содержащее блоки микропрограммной памяти, микропрограммного управления, приемопередачи, синхронизации, сдвиговых регистров, регистров адреса и данных, дешифраторы адреса, кодов команд и управления прямым. доступом к памяти, регистр управления, причем блок микропрограммного управления содержит мультиплексор условий, триггер признаков, группу элементов И.— ИЛИ, регистр адреса микрооперации, при этом первый информационный вход-выход устройства соединен с первым информационным входом и выходом блока регистров адреса и данных, адресный выход которого и адресный выход блока при@мопередачи образуют адресный выход устройства, адресный вход которого подключен к адресным входам дешифраторов адреса и кодов команд, а второй информационный выход блока регистров адреса и данных подсоединен х первому информационному входу блока приемопередачи, информационный выход которого соединен с вторым информационным входом блока регистров адреса и данных, первыми входами элементов И вЂ” ИЛИ группы блока микропрограммного управления и первым информационным входом блока сдвиговых регистров, второй информационный вход которого является вторым информационным входом устройства, вход идентификации записи-чтения устройства соединен с управляющими входами дешифраторов кодов команд, адреса и управления прямым доступом к памяти, первые выходы дешифраторов кодов команд и управления прямым доступом к памяти .соединены с выходом готовности устройства, первый и второй информационные выходы блока сдвиговых регистров соединены соответственно с вторым информационным выходом устройства и вторым информационным входом блока приемопередачи, вход и выход условий ко торого соединены соответственно с первыми выходом и входом триггера признаков блока микропрограммного управления, вход стробирования информации регистров адреса и данных соединен с вторым выходом дешифратора кодов команд, третий выход которого подключен к вторым входам элементов И вЂ” ИЛИ группы блока микропрограммного управления, выходы которых соединены с информационным входом регистра адреса микроопераций блока микропрограммного управления, выход которого соединен с третьими входами элементов И—

ИЛИ группы блока микропрограммного управления и с адресным входом блока микропрограммной памяти, первый выход блока . микропрограммной памяти подключен к входу управления блока приемопередачи, к управляющим входам мультиплексора условий, триггера признака и к четвертым входам элементов И вЂ И группы блока микропрограммного управления и информационному входу регистра управления, выход которого соединен с выходом идентификации записи-чтения устройства, с управляющими входами блоков сдвиговых регистров, регистров адреса и данных, с входом управления выдачей команд дешифратора кодов команд и с вторым входом упlll8992 равления дешифратора управления прямым доступом к памяти, второй выход которого соединен с входами разрешения выдачи адреса блоков приемопередачи и регистров адреса и данных, вход признака устройства соединен с информационным входом мультиплексора условий блока микропрограммного управления, второй выход блока микропрограммной памяти подсоединен к входу стробирования регистра управления, первый выход блока синхронизации подключен к входам синхронизации блока приемопередачи, триггера признака и регистра адреса микроопераций блока микропрограммного управления, второй выход блока синхронизации соединен с стробирующим входом блока микропрограммной памяти, пятые входы элементов И вЂ” ИЛИ группы соединены с выходом мультиплексора условий блока микропрограммного управления, вы- ход дешифратора адреса соединен с входом обращения дешифратора кодов команд, отличающееся тем, что, с целью повышения достоверности работы устройства за счет обеспечения возможности считывания содержимого микропрограммной памяти, в устройство введены дешифратор адреса микропрограммы, блок управления считыванием, мультиплексор данных, входной коммутатор адреса, выходной коммутатор данных, причем блок управления считыванием содержит элемент И и триггер обращения, при этом вход дешифратора адреса микро1

Изобретение относится к вычислительной технике и может быть применено, на. пример, в системах памяти при построении котроллеров для управления накопителями, выполненными на подвижных магнитных носителях, например магнитных дисках и магнитных лентах.

Успехи развития современной интегральной технологии привели к широкому использованию БИС микропроцессоров и соответственно полупроводниковых БИС ЗУ для построения котроллеров внешних устройств.

При этом количество БИС ЗУ или ППЗУ, требуемых для реализации микропрограммной памяти, часто оказывается больше, чем количество микропроцессорных БИС, необходимых для реализации управляющей и обрабатывающей частей устройства, так как микропрограммная память, как правило, имеет большую разрядность хранимых микрокоманд. При этом надежность программы соединен с адресным входом устройства, а выход — с первым входом элемента И блока управления считыванием, второй вход которого соединен с входом идентификации записи-чтения устройства, а третий вход элемента И соединен с выходом регистра управления, выход элемента И соединен с первым входом триггера обращения и подключен к входам управления входного коммутатора адреса и выходного коммутатора данных, выход которого соединен с первым информационным выходом устройства, а информационный вход выходного коммутатора данных соединен с информационным выходом мультиплексора данных, информационный вход которого соединен с первым выходом блока микропрограммной памяти, а вход управления мультиплексора данных соединен с первым выходом входного коммутатора адреса, информационный вход которого соединен с адресным входом устройства, а второй выход входного коммутатора адреса соединен с адресным входом блока микропрограммной памяти, второй вход триггера обращения блока управления считыванием соединен с выходом дешифратора адреса устройства, а выход триггера обращения блока управления считыванием соединен с входами блокировки регистра адреса микроопераций блока микропрограммного управления и блока синхронизации.

2 таких БИС памяти невелика, например

БИС ПЗУ с электрическим программированием имеют тенденцию к восстановлению перемычек, а различные БИС ППЗУ име5 ют ограниченное время хранения информации при выключении источников питания и ограниченное количество циклов обращения к ячейкам памяти без разрушения записанной в ней информации.

Все это требует периодического контро-. ля содержимого микропрограммной памяти контроллера, что является важным фактором в обеспечении надежности работы устройства.

Известно устройство для управления

15 запоминающим устройством на магнитном диске с средствами самоконтроля, содержащее средства обработки информации, включающие микропроцессор (МП), блоки памяти и контроля, адресную и информационную шину с соответствующими связяМ ми (11.

1118992

Недостатками известного устройства являются отсутствие возможности контроля содержимого запоминающих устройств для хранения микрокодов управляющих программ МП, хранения инструкций системы управления, а также запоминающего устройства для хранения микрокодов диагностических программ, являющихся наименее надежными из-за большого количества БИС ЗУ.

Известен контроллер для накопителей на гибких магнитных, дисках (прототип), содержащий блок регистров данных и адреса, дешифраторы кодов команд, адреса, управления прямым доступом к памяти, блок синхронизации, блок приемопередачи, блок микропрограммного управления, блок сдвиговых регистров, блок микропрограммной памяти, регистр управления,соединенные соответствующими связями (2).

Недостатком известного котроллера является его невысокая надежность, обусловленная отсутствием возможности контроля содержимого микропрограммной памяти.

Цель изобретения — повышение достоверности работы устройства за счет обеспечения возможности считывания содержимого микропрограммной памяти.

Поставленная цель достигается тем, что в устройство, содержащее блоки микропрограммной памяти, микропрограммного управления, приемопередачи, синхронизации, сдвиговых регистров, регистров адреса и данных, дешифраторы адреса, кодов команд и управления прямым доступом к памяти, регистр управления, причем блок микропрограммного управления содержит мультиплексор условий, триггер признаков, группу элементов И вЂ” ИЛИ, регистр адреса микроопераций, при этом первый информационный вход-выход устройства соединен с первым информационным входом и выходом блока регистров адреса и данных, адресный выход которого и адресный выход блока приемопередачи образуют адресный выход устройства, адресный вход которого подключен к адресным входам дешифраторов адреса и кодов команд, а второй информационный выход блока регистров адреса и данных подсоединен к первому информационному входу блока приемопередачи, информационный выход которого соединен с вторым информационным входом блока регистров адреса и данных, первыми входами элементов И вЂ” ИЛИ группы блока микропрограммного управления и первым информационным входом блока сдвиговых регистров, второй информационный вход которого является вторым информационным входом устройства, вход идентификации записи-чтения устройства соединен с управляющими входами дешифраторов кодов команд, адреса и управления прямым доступом к памяти, первые выходы дешифраторов кодов команд и управления прямым доступом к памяти соединены с выходом готовности устройства, первый и второй информационные выходы блока сдвиговых регистров соединены соответственно с вторым информационным выходом устройства и вторым информационным входом блока приемопередачи, вход и выход условий которого соединены соответственно с первыми выходом и входом триггера

10 признаков блока микропрограммного управления, вход стробирования информации регистров адреса и данных соединен с вторым выходом дешифратора кодов команд, 15

55 третий выход которого подключен к вторым входам элементов И вЂ” ИЛИ, группы блока микропрограммного управления, выходы которых соединены с информационным входом регистра адреса микроопераций блока микропрограммного управления, выход которого соединен с третьими входами элементов И вЂ И группы блока микропрограммного управления и с адресным входом блока микропрограммной памяти, первый выход блока микропрограммной памяти подключен к входу управления блока приемопередачи, к управляющим входам мультиплексора условий, триггера признака и к четвертым входам элементов И вЂ И группы блока микропрограммного управления и информационному входу регистра управления, выход которого соединен с выходом идентификации записи-чтения устройства, с управляющими входами блоков сдвиговых регистров, регистров адреса и данных, с входом управления выдачей команд дешифратора кодов команд и с вторым входом управления дешифратора управления прямым доступом к памяти, второй выход которого соединен с входами разрешения выдачи адреса блоков приемопередачи и регистров адреса и данных, вход признака устройства соединен с информационным входом мультиплексора условий блока микропрограммного управления, второй выход блока микропрограммной памяти подсоединен к входу стробирования регистра управления, первый выход блока синхронизации подключен к входам синхронизации блока приемопередачи, триггера признака и регистра адреса микроопераций блока микропрограммного управления, второй выход блока синхронизации соединен с стробирующим входом блока микропрограммной памяти, пятые входы элементов И вЂ” ИЛИ группы соединены с выходом мультиплексора условий блока микропрограммного управления, выход дешифратора адреса соединен с входом обращения дешифратора кодов команд, введены дешифратор адреса микропрограммы, блок управления считыванием, мультиплексор данных, входной коммутатор адреса, выходной коммутатор данных, причем блок управления считыва1118992 нием содержит элемент И и триггер обращения, при этом вход дешифратора адреса микропрограммы соединен с адресным входом устройства, а выход — с первым входом элемента И блока управления считыванием, второй вход которого соединен с входом идентификации записи-чтения устройства, а третий вход элемента И соединен с выходом регистра управления, выход элемента И соединен с первым входом триггера обращения и подключен к входам управления входного коммутатора адреса и выходного коммутатора данных, выход которого соединен с первым информационным выходом устройства, а информационный вход выходного коммутатора данных соединен с информационным выходом мультиплексора данных, информационный вход которого соединен с первым выходом блока микропрограммной памяти, а вход управления мультиплексора данных соединен с первым выходом входного коммутатора адреса, информационный вход которого соединен с адресным входом устройства, а второй выход входного коммутатора адреса соединен с адресным входом блока микропрограммной памяти, второй вход триггера обращения блока управления считыванием соединен с выходом дешифратора адреса устройства, а выход триггера обращения блока управления считыванием соединен с входами блокировки регистра адреса микроопераций блока микропрограммного управления и блока синхронизации.

На фиг. 1 приведена схема предлагаемого устройства; на фиг. 2 — схема блока микропрограммного управления; на фиг. 3— блок-схема алгоритма функционирования устройства в рабочем режиме и в режиме считывания содержимого микропрограммной памяти.

Устройство содержит дешифратор 1 адреса микропрограммы, блок 2 управления считыванием, входной коммутатор 3 адреса, блок 4 регистров данных и адреса, дешифратор 5 адреса, дешифратор б кодов команд, дешифратор 7 управления прямым доступом к памяти, блок 8 синхронизации, мультиплексор 9 данных, блок 10 приемопередачи, блок 11 микропрограммного управления, выходной коммутатор 12 данных, блок 13 сдвиговых регистров, регистр 14 управления, блок 15 микропрограммной памяти. Блок 2 управления считыванием содержит элемент И 16 и триггер

17 обращения.

На схеме (фиг. 1) обозначены: 18 и

19-адресные и первые информационные входы-выходы устройства; 20 — 22-входы идентификации записи-чтения, второй информационный и вход признака устройства; 23 — 25 - выходы готовности устройства, второй информационный и идентификации записи-чтения устройства; 26 — 28 - первый, второй и третий входы элемента И 16 блока 2; 29-32 - управляющий и информационный входы и первый и второй выходы ком мутатора 3; 33 — 37 - управляющий, первый информационный, разрешения выдачи адреса, стробирования информации и второй информационный входы блока 4; 38 — 40первый информационный, второй информа1О ционный и адресный выходы блока 4; 41 и 42 - адресный и управляющий входы дешифратора 5; 43 — 46 - адресный, управления выдачей команд, обращения и управляющий входы дешифратора 6; 47 — 49 первый, второй и третий выходы дешифра15 тора 6; 50 — 53 - управляющий вход, первый и второй выходы, второй вход управления дешифратора 7; 54 — 56 - вход блокировки, первый и второй выходы блока 8; 57 и 58управляющий и информационный входы мультиплексора 9; 59 — 64 - синхронизируюший, управления выдачи адреса, первый информационный, условий, управления и второй информационный входы блока 10;

65 — 67 - информационный, условий и адресный выходы блока 10; 68-74 — входы, 25 75 и 76 - выходы блока 11; 77 и 78 - информационный и управляющий входы коммутатора 12; 79 — 81 - первый и второй информационные и управляющий входы

82 и 83 - первый и второй информационные выходы сдвигового регистра 13; 84 и 85ЗО информационный вход и вход стробирования регистра 14; 86 и 87 — адресный вход и вход синхронизации блока 15; 88 и 89первый и второй выходы блока 15.

Блок 11 содержит мультиплексор 90 условий, триггер 91 признаков, выход 92, 35 группу элементов И вЂ” ИЛИ 93, регистр 94 адреса микрокоманды.

На схеме (фиг. 2) обозначены: 68-74входы, 75 и 76 - выходы блока 11; 95 и 96информационный и управляющий входы

4О мультиплексора 90; 97 — 99 - первый, синхронизации и управляющий входы триггера 91; 100 †1 - первый, второй, третий, четвертый и пятый входы группы элементов И вЂ” ИЛИ 93, 105 — 107 - информационный, синхронизации и вход блокировки ре45 гистра 94

Дешифратор 1 формирует сигнал обращения к микропрограммной памяти при выставлении на адресном входе 18 устройства

50 кода адреса микропрограммной памяти.

Блок 2 обеспечивает режим чтения микропрограммной памяти и управляет циклом чтения ее содержимого.

Коммутатор 3 предназначен для адресации считываемой из блока 15 информации.

Блок 4 предназначен для организации обмена информацией между вход-выходом

19 устройства и блоком 10, а также выдачи младшего байта адреса на выход 18 уст1118992 ройства в режиме прямого доступа к памяти.

Дешифратор 5 формирует сигнал обращения к устройству при выставлении на входе 18 кода адреса устройства.

Дешифратор 6 формирует управляющие сигналы, при помощи которых устройство выполняет команды ввода-вывода.

Дешифратор 7 формирует сигналы управления циклом обращения к памяти в режиме прямого доступа.

Блок 8 синхронизирует работу других блоков устройства. При считывании содержимого микропрограммной памяти блок 8 блокирует сигналы на своих выходах, чем обеспечивается сохранность информации в регистрах блоков 10 и 11 и блокируется выработка сигналов управления в регистре 14. Блок 8 содержит, например, генератор и два элемента И.

Мультиплексор 9 предназначен для мультиплексирования разрядов кода микрокоманды, так как его разрядность превышает разрядность вход-выхода 19 устройства.

Блок 10 предназначен для приема, хранения и выдачи цифровой информации. Он работает под управлением сигналов на входе 63 и состоит из набора регистров, мультиплексоров, схемы совпадения (ИЛИ) для определения условий (признаков).

Блок 11 управляет выборкой микрокоманд из блока 15.

Коммутатор 12 предназначен для выдачи на вход-выход 19 устройства считанной из микропрограммной памяти информации.

Блок 13 предназначен для преобразования форматов данных при записи информации в накопитель и ее воспроизведении.

Регистр 14 формирует управляющие сигналы, необходимые для управления другими блоками устройства и задания режимов работы накопителя.

Блок 15 предназначен для хранения и выдачи кода адресуемой микрокоманды, а также дешифрации под управлением сигнала на входе 87 ее части.

Мультиплексор 90 предназначен для выбора и выдачи на вход группы элементов

И вЂ” ИЛИ 93 сигналов с входа 95.

Триггер 91 признаков предназначен для приема и временного хранения сигналов условий с блока 10.

Группа элементов И вЂ” ИЛИ 93 формирует под управлением сигналов на входе

103 на основе сигналов на входах 100—

102 и 104 адреса следующей микрокоманды.

Регистр 94 предназначен для приема и временного хранения кода адреса микрокоманды. Под управлением сигнала на входе

107 он отключает свой выход (переводится в состояние высокого выходного сопротивления).

Устройство работает следующим образом.

Адресный вход-выход 18 (Ф вЂ” 15 разряды кода адреса), первый информ а ционный вход-выход 19 ()Р— 7 разряды кода данных), вход 20 и выход 23 предназначены для,выполнения команд ввода-вывода, организации прямого доступа к памяти и чтения содержимого микропрограммной памяти.

Для работы устройства в рабочем режиме в памяти системы заранее формируется блок управляющей информации (БУИ), в котором хранится информация, необходимая для выполнения всех операций: код операции, адрес информации на носителе, адрес памяти, с которой устройство осуществляет обмен при выполнении своих операций.

Загрузку байтов БУИ в блок 10 осуществляют в режиме прямого доступа к памяти.

Для загрузки байтов БУИ устройство получает полный 16 разрядный адрес первого байта БУИ, т. е. выполняет две команды вывода.

Получение адреса первого байта БУИ, выдача информации о состоянии устройства, завершении и результатах выполнения операции осуществляется командами ввода-вывода.

При задании команд ввод-вывода на вход 18 поступает код, который определяет адрес устройства (3 — 7 разряды) и код команды (gf — 2 разряды), поступающие соответственно на дешифраторы 5 и 6. Дешифратор 5 вырабатывает сигнал обр»щения к устройству, который поступая на дешифратор 6 разрешает дешифрацию кода команды, а поступая на триггер 17 обеспечивает рабочий режим устройства. Дешифратор 6 под управлением сигналов на своих входах (вход 43 определяет код команды, а 46 — тип команды (ввода или вывода) управляет обменом информацией между вход-выходом 19 и блоком 4 и управляет начальным адресом микропрограммы выполнения заданной команды.

После завершения выполнения команды ввода или вывода (под управлением сигнала на входе 44) дешифратор 6 вырабатывает сигнал окончания, поступающий на выход 23 устройства.

Обращение к памяти в режиме прямого доступа (как для приема байтов БУИ, так и обмена данними, записываемыми на носитель или считывании с носителя) осуществляется дешифратором 7, на вход 53 которого поступают сигналы, определяющие момент начала обращения и тип обращения (запись или чтение) к памяти, а на вход 50 — сигналы, синхронизируюшие работу дешифратора 7 с работой памяти системы при записи и чтении в память. Дешифратор 7 определяет моменты выдачи сиг1118992

10 налов на выход 23, выдачи кода адреса на выход 18, а также управляет обменом информацией вход-выхода 19 с блоком 4.

После загрузки в блок 10 через блок 4 соответствующих байтов БУИ, блок 10 выставляет на входы 100 группы элементов

И вЂ” ИЛИ 93 блока 11 код операции для определения начального адреса микропрограммы выполнения заданной операции.

При выборке соответствующей микрокоманды сигналы с выхода 88 блока

15 управляют работой блоков 11 и 10, а с помощью сигналов с выходов 88 и 89— формированием управляющих сигналов регистра 14, сигналы с выхода которого управляют другими блоками, а также используются для задания режимов накопителя (поступая нз выход 25 устройства).

Устройство выполняет определенный набор операций, типовыми из которых являются операции записи, считывания, формирования носителя.

При операциях> связанных с записью информации на носитель информация из блока 4 (получаемая в режиме прямого доступа) поступает через блок 10 на вход

79 блока 13, где преобразуется в формат данных накопителя и подается на выход 24 устройства.

При считывании информация с входа

21 поступает в блок 13, где после преобразования передается через блок 10 на входы

37 блока 4, а затем на выход 19 при осуществлении режима прямого доступа к памяти.

Синхронизация работы устройства осуществляется синхроимпульсами, вырабатываемыми блоком 8, причем сигналы на входе 56 сдвинуты по фазе относительно сигналов на входе 55, чем обеспечивается дешифрация достоверной информации в блоке 15.

Для чтения содержимого микропрограммной памяти процессор системы выставляет код адреса микропрограммной памяти на вход 18 устройства. При этом старшие разряды кода адреса поступают на вход дешифратора 1 и используются для задания базового адреса всего массива адресов микропрограммной памяти. Младшие разряды кода адреса с входа 18 через коммутатор 3 используются для адресации слова считываемой информации.

При наличии сигналов на входах 26 (базовый адрес микропрограммной памяти

27 (сигнал чтения памяти) и 28 (устройство не находится в состоянии записи информации на носитель) элемент И 16 вырабатывает сигнал, устанавливающий триггер 17 в единичное состояние и разрешающий включение коммутаторов 3 и 12.

Триггер 17 блокирует работу блока 8, чем обеспечивается сохранение информации в блоках 10 и 11 и блокировка формирования управляющих сигналов регистра 14.

Кроме того, сигнал с триггера 17 отключает выходы регистра 94 блока 11.

После включения коммутатора 3 сигналы с входа 18. поступая на вход 86 блока

15 управляют выборкой адресуемой микрокоманды, а поступая на вход 57 мультиплексора 9; управляют выборкой адресуемого байта слова микрокоманды. Считан15 ный байт микрокоманды поступает через коммутатор 13 на выход 19 устройства.

После завершения цикла считывания снимается код адреса микропрограммной памяти с входа 18, а также соответствующие сигналы с входа 20. При этом с по20 мощью элемента И 16 блокируются коммутаторы 3, 12.

Аналогично могут быть считаны и другие байты микропрограммной памяти.

Переключение устройства в рабочий режим осуществляется командой ввода или вывода. При этом сигнал с выхода дешифратора 5 сбрасывает триггер 17, чем обеспечивается восстановление рабочего режима устройства.

Получаемая информация о содержимом ð блока микропрограммной памяти, может быть подвергнута (с целью контроля) различной обработке, например: вывода на печать (дисплей); определение контрольной суммы и ее сравнение с константой; сравнение считанной информации с контрольным

35 массивом и т: д.

Чтение содержимого микропрограммной памяти осуществляется при наличии разрешающего сигнала на входе 28, отсутствие которого определяет режим записи инфор4О мации на носитель либо неисправность некоторых блоков контроллера, например, блоков 11 и 15, регистра 14. Признаком такой неисправности является получение нулевой информации при считывании содержимого микропрограммной памяти.

45 Технико-экономический эффект от применения предлагаемого изобретения заключается в обеспечении контроллеспособности микропрограммной памяти и других блоков устройства, (что увеличивает достоверность правильной работы, уменьшает вероятность искажения информации на носителях, сокращает время поиска и, определения характера неисправности) .

1118992

lll8992

69 71

76

Фиг, 2 ч./

Составитель Г. Стернин

Редактор А. Ревин Техред И. Beрес Корректор О. Билак

Заказ 7453/35 Ги раж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4