Устройство управления загрузкой микропрограмм

Устройство управления загрузкой микропрограмм

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО УПРАВЛЕНИЯ ЗАГРУЗКОЙ МИКРОПРОГРАММ, содержащее блок вьделения временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных,блок вьщеления и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и втор.ой элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым управляющим входом блока вьделения и идентификации символа, выходы первого и второго элементов И блока управления движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства , выход равенства схемы сравнения соединен с первым управляющим входом блока выделения и чцентификации символа, первый и второй информационные входы схемы сравнения соединены (Л соответственно с информационным выходом регистра сдвига и с информас ционным выходом счетчика адреса дорожки , информационный вход которого § соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов CD и входом сброса блока вьщеления и о идентификации символа, счетный вход счетчика символов соединен с выходом выделения символа блока вьщёления и со идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным вькодом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока вьщеления и идентификации символа, третий управляющий выход которого соединен с входом, начальнойустановки регистра сдвига и входом установки в ноль второго триггера блока вьщеле

СОЮЗ СОВЕТСНИХ

РЗЮЛКПИ

РЕСПУБЛИН

З15Р G 06 F 13 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3544887/18-24 (22) 27.01.83 (46) 15.10.84. Бюл. В 38 (72) А.Я. Вайзман, Г.А. Ермолович и С.И. Ковалев (53) 68 1.325 (088.8) ,(56) 1. Патент Великобритании

Р 1258972, кл. G 4 А, опублик. 1972.

2. Флорес А. Внешние устройства

38M. M., "Мир", 1977, с. 412-443.

3. Авторское свидетельство СССР

В 1042025, кл. С 06 F 13/04 (прото. тип) . (54) (57) УСТРОЙСТВО УПРАВЛЕНИЯ ЗАГРУЗКОЙ МИКРОПРОГРАММ, содержащее блок вьделения временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных, блок вьщеления и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым управляющим входом блока вьделения и идентификации символа, выходы первого и второго элементов И блока управле: ния движением головки соединены соответственно с входом установки в единицу первого триггера блока уп, SU„„1119019 A равления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства, выход равенства схемы сравнения соединен с первым управляющим входом блока вьделения и идентификации символа, первый и второй информацион- Я ные входы схемы сравнения соединены соответственно с информационным выходом регистра сдвига и с информационным выходом счетчика адреса до- Се рожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с вы- > ®ь ходом переполнения счетчика символов Ю®е и входом сброса блока вьщеления и с© идентификации символа, счетный вход счетчика символов соединен с выходом ® вьделения символа блока вьщеления и цр идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока вьщеления и идентификации символа, третий управляющий выход которого соединен с входом. начальной установки регистра сдвига и входом установки в ноль второго триггера блока вьщеле11 ния временньм битов и битов данных, информационный вход которого соединен с выходом первого триггера блока выделения временных битов и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока выделения временных битов и битов данных, вход синхронизации которого соединен с первьм входом синхронизации блока выделения идентификации символа и вторым выходом блока синхронизации, третий выход которого соединен. с вторым входом синхронизации блока выделения и идентификации символа и с первым входом установки в единицу первого триггера блока выделения временных битов и битов данных, второй вход установки в единицу которого соединен с информационным входом устройства и входом запуска блока синхронизации, четвер" тый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока выцеления и идентификации символа, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия за счет обеспечения воэможности оперативного изменения информации в памяти микропрограмм, оно дополнительно содержит коммутатор данных, блок памяти, счетчик адреса памяти, регистр данных памяти, блок управления памятью, содержащий шесть триггеров, девять элементов И, пять элементов ИЛИ, элемент НЕ, счетчик и генератор импульсов и блок связи с процессором, содержащий четыре триггера, четыре элемента И и коммутатор, выход которого соединен с входом установки в единицу первого триггера блока связи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока связи,с процессором и с выходом управления началом загрузки процессора устройства, второй вход первого элемента И блока связи с процессором соединен с нулевым выходом второго триггера блока связи с процесс6ром, информационный вход которого соединен с выходом первого элемента И блока связи с процессором, входы синхронизации второго и третьего триггеров

1 90 l9 блока связи с процессором соединены с вторыми входами второго и третьего элементов И блока связи с процессором и входом синхронизации устройства, третий вход второго элемента И блока связи с процессором соединен с единичным выходом третьего триггера блока связи с процессором, нулевой выход и информационный вход которого соединены с третьим входом третьего элемента И блока связи с процессором, вьмод которого соединен с первым входом первого элемента ИЛИ блока управления памятью,выход второго элемента И блока связи с процессором соединен с выходом управления передачей данных устройства, единичный выход второго триггера блока связи с процессором соединен с первым входом второго элемента ИЛИ блока управления памятью, первый и второй информационные входы коммутатора блока связи с процессором соединены соответственно с входом начальной установки ручного режима работы устройства и с выходом четвертого элемента И блока связи с процессором, первый и второй входы которого соединены соответственно с выходом переполнения счетчика символов и с выходом четвертого триггера блока связи с процессором, информационный вход и вход синхронизации которого соединены соответ-. ственно с информационным выходом регистра сдвига и с четвертым управляющим выходом блока выделения и идентификации символа, управляющий вход коммутатора блока связи с процессором соединен с входом признака ручного режима устройства, с управляющим входом коммутатора данных и с первыми входами первого, второго и третьего элементов И блока управления памятью, вход установки в ноль четвертого триггера блока связи с прицессором соединен с выходом переполнения счетчика адреса, памяти, вход записи регистра данных памяти соединен с выходом четвертого элемента И блока управления памятью, первый прямой вход которого соединен с выходом третьего элемента ИЛИ блока управления памятью, с информационным входом первого триггера блока управления памятью и вторым входом второго элемента ИЛИ блока управления памятью, выход которого соединен с инверсным входом четвертого элемен! 119019 та ИЛИ блока управления памятью и входом синхронизации второго триггера блока управления памятью, выход которого соединен с входом установки в ноль третьего триггера блока, управления памятью и с прямым вхо:дом четвертого элемента ИЛИ блока управления памятью, выход которого

,соединен с первым входом пятого элемента И блока управления памятью, второй вход которого соединен с нулевым выходом третьего триггера блока управления памятью, информационный вход которого соединен с выходом генератора импульсов блока управления памятью, с информационными входами четвертого, пятого и шестого триггеров блока управления памятью и через элементы НЕ блока управления памятью с информационным входом второго триггера блока управления памятью, вход установки в единицу которого .соединен с выходом шестого элемента И блока управления памятью и с входами установки в ноль четвертого и пятого триггеров блока управления памятью, выход пятого элемента И блока управления памятью соединен с входом установки в ноль счетчика блока управления памятью, счетный вход которого соединен с шестым выходом блока синхронизации, с вторым прямым входом четвертого элемента И блока управления памятью и с первыми прямыми входами шестого, седьмого и восьмого элементов И блока управления памятью, первый информационный выход счетчика блока управления памятью соединен с первыми инверсными входами четвертого и восьмого элементов И блока управления памятью и с вторыми прямыми .входами шестого и седьмого элементов И блока управления памятью, второй информационный выход счетчика блока управления памятью соединен с третьим прямым входом четвертого элемента И блока управления памятью, с вторыми инверсными вхо дами седьмого и восьмого элементов И блока управления памятью и с инверсным входом шестого элемента И блока управления памятью, третий информационный выход счетчика блока управления памятью соединен с вторыми инверсными входами четвертого и седьмого элементов И блока управления памятью, с вторым прямым входом восьмого элемента И блока управления памятью и третьим прямым входом шестого элемента И блока управления памятью, выход седьмого элемента И блока управления памятью соединен -с входами синхронизации первого, третьего и шестого триггеров блока управления памятью, выход восьмого элемента И блока управления памятью соединен с входами установки в ноль первого и шестого триггеров блока управления памятью и с первым входом девятого элемента И блока управления памятью, второй вход которого соединен с пятым управлякицим выходом 5лока выделения и идентификации символа и с первым входом третьего элемента ИЛИ блока управления памятью, второй вход которого соединен с выходом пятого триггера блока управления памятью, вход синхронизации которого соединен .с выходом второго элемента И блока управления памятью, второй вход которого соединен с входом управления записью символа устройства и первым входом пятого элемента ИЛИ блока управления памятью, второй вход которого соединен с входом управления считыванием символа устройства и с вторым входом третьего элемента И блока управления памятью, выход которого соединен с входом синхронизации четвертого триггера блока управления памятью, выход которого соединен с третьим входом второго элемента ИЛИ блока управления памятью, выход девятого элемента И блока управления памятью соединен с вторым входом первого элемента ИЛИ блока управления па.— мятью, выход которого соединен с счетным входом счетчика адреса гч.мяти, выходы первого и шестого триггеров блока управления памятью соединены соответственно с входом записи блока памяти и входом чтения блока памяти, выход пятого элемента ИЛИ блока управления памятью соединен с вторым входом первого элемента И блока управления памятью, выход которого соединен с входом разрешения записи счетчика адреса памяти, информационный выход которого соединен с адресным входом блока .памяти, информационный вход которого соединен с выходом коммутатора данных, первый и второй информационные входы которого соединены соответственно с-входом данных устройства и с выходом ре1119019 гистра данных, информационный вход счетчика адреса памяти соединен с входом адреса данных устройства,выход памяти через регистр данных соединен с информационным выходом устройства, причем блок выделения и идентификации символа содержит три триггера, семь элементов И н элемент ИЛИ-НЕ, первый вход которого соединен с первыми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой вьмод которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом пятого элемента И, вторым входом элемента ИЛИ-НЕ и с первьвч входом установки в единицу первого триггера, второй вход установки в единицу которого соединен с третьим входом синхронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и пятого элементов И, с выходом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго триггера соединен с третьими входами второго и пятого элементов И и вторым входом синхронизации блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И; третий вход которого соединен с третьим управляющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с выходом элемента ИЛИ-НЕ и с первым управляющим выходом блока, третий вход первого элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего триггера, информационнын вход которого соединен с информационным входом блока, вход установки в ноль третьего триггера соединен с первым входом синхронизации блока, третий вход четвертого элемента И и вход установки в ноль первого триггера соединены соответственно с первым управляющим входом блока и входом щ:. сброса блока, второй, четвертый и пятые управляющие выходы блока соеди нены соответственно с выходом второ го элемента И,с выходом пятого эле мента И и с выходом третьего элемента И, выход первого элемента И соединен с выходом выделения символов блока.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок синхронизации содержит десять элементов И, четыре триггера, два генератора импульсов, элемент ИЛИ и счетчик, первый информационный выход которого соединен с первым инверсным входом первого элемента И, с первыми прямыми входами второго, третьего и четвертого элементов И и с инверсным входам пятого элемента И, второй информационный выход счетчика соединен с вторым инверсным входом первого элемента И, с первым инверсным входом второго элемента И, с вторыми прямыми входами третьего и четвертого элементов И, с инверсным входом шестого элемента И, и с первым прямым входом пятого элемента И, выход которого соединен с четвертым выходом блока, третий информационный выход счетчика соединен с третьим инверсным входом первого элемента И, с вторым инверсным входом второго элемента И, с инверсным входом третьего элемента И, с прямым входом шестого элемента И, с вторым прямым входом пятого элемента И и с третьим прямым входом четвертого элемента И, выход первого генератора импульсов соединен с входом синхронизации первого триггера, с прямым входом первого элемента И, с вторым прямым входом второго элемента И и с третьим прямым входом пятого элемента И, с инверсными входами четвертого и седьмого элементов И и с первыми входами восьмого, девятого и десятого элементов И, второй вход десятого элемента И соединен с выходом первого триггера, входы установки в ноль и в единицу которого соединены с выходом второго генератора импульсов, первый прямой вход седьмого элемента И соединен с нулевым выходом второго триггера, единичный выход которого соединен с входом установки в единицу третьего триггера, единичный и нулевой выходы которого соединены соответственно с вторым входом восьмого элемента И и с вторым входом девятого элемента И, выход которого соединен с входом установки в единицу счетчика, счетный вход которого соединен с выходом

1 восьмого элемента И и с входом установки в ноль четвертого триггера, нулевой выход которого соединен с входом установки в ноль второго триггера, цервый вход установки в единицу которого соединен с вторым выходом блока, с единичным выходом четвертого триггера и с вторым прямым входом седьмого элемента И, выход которoro соединен с входом установки в ноль третьего триггера, выход четвертого элемента И соединен с входом установки в единицу

119019 четвертого триггера, выходы третьего и шестого элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с третьим выходом блока, второй вход установки в единицу вто" рого триггера соединен с входом saпуска блока, первый, пятый и шестой выходы блока соединены соответственно с выходом первого элемента И, с выходом второго элемента И и с выходом десятого элемента И.

Изобретение относится к области вычислительной техники и может быть применено для отладки микропрограммной ЭВИ.

Известно устройство, содержащее сдвигающий регистр, сепаратор, счетчик байтов (13.

Недостаток устройства - невозможность его использования для загрузки микропрограмм в процессор, так 10 как информация, считанная с пультового накопителя, может использоваться только для диагностических и. сервисных функций.

Известно также устройство, содержащее регистр данных накопителя, регистр данных, счетчик символов и . сепаратор 2 g.

Недостатком этого устройства . являются избыточные затраты оборудо- щ вания, связанные с реализацией возможности модификации адреса дорожки на произвольную величину, а таКже с наличием сложного оборудования для определения конца массива данных 25 и окончания процесса загрузки. Кроме того, избыточные затраты оборудования требуются для идентификации считываемой с носителя информации и для реализации довольно сложного алгоритма связи этого устройства с процессором.

Наиболее близким к предложенному является устройство управления загрузкой микропрограмм, содержащее блок вселения временных битов и

И, битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр .сдвига, регистр данных, блок выделения и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй

Ьход которого соединен с вторым входом первого элемента И блока управления движением головки и первым .управляющим входом блока выделения и идентификации символа, выходы первого и второго элементов И блока управления движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блоки управления движением головки, вход установки в ноль которого соединен с входом .установки

s ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы. первого и второго триггеров блока управления движением головки соединены соответственно с первым н вторым выходами управления внешним накопителем дорожек устройства, выход равенства схемы сравнения соединен е первым управляющим входом блока выделения и идентификации символа, первый и второй информационные входы схемы сравнения соединены соответ1119019

3 ственно с информационным выходом регистра сдвига и информационным выходом счетчика адреса дорожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов и входом сброса блока выделения и идентификации символа, счетный вход ц> счетчика символов соединен с выходом выделения символа блока выделения и идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока выделения и идентификации сим- g0 вола, третий управляющий выход которого соединен с входом начальной установки регистра сдвига и входом установки в ноль второго триггера блока выделения временных битов и р битов данных, информационный вход которого соединен с выходом первого триггера блока выделения временных бит и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока выделения временных битов и битов дан35 ных, вход синхронизации которого соединен с первым входом синхронизации блока выделения и идентификации символа и вторым выходом блока синхронизации, третий выход которо" го соединен с вторым входом синхронизации блока выделения и идентификации символа и первым входом установки в единицу первого триггера блока выделения временных битов и битов данных, второй вход установки в единицу которого соединен с ин" формационным входом устройства и входом запуска блока синхронизации, четвертый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока выделения и идентификации символа f33.

Недостаток этого устройства - не- Б5 возможность оперативного изменения информации в памяти микропрограмм, что значительно замедляет процесс

4 наладки ЭВМ, так как исправленную микропрограмму необходимо записать на внешний носитель (пультовой диск) и лишь затем ее можно ввести в память микропрограмм ЭВМ.

Цель изобретения — повышение быстродействия устройства путем возможности оперативного изменения микрокоманд в памяти микропрограмм

ЭВМ, что значительно ускорит про" цесс наладки ЭВМ, так как отпадает необходимость записи исправленной микропрограммы на внешний носитель (пультовый диск).

Поставленная цель достигается тем, что в устройство управления загрузкой микропрограмм, содержащее блок выделения временных битов и

1 битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных, блок выпеления и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым уп" равляющим входом блока. выделения и идентификации символа, выходы первого и второго элементов И блока управления движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала. дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства,выход равенства схемы сравнения соединен с первым управляющим входом блока вьделения и идентификации символа, шесть триггеров, девять элементов И, пять элементов ИЛИ, элемент НЕ,счетчик и генератор импульсов и блок связи с процессором, содержащий четыре триггера, четыре элемента И и коммутатор, выход которого соединен с входом установки в единицу первого триггера блока связи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока связи с процессором и с выходом управления началом загрузки процессора устройства, второй вход первого элемента И блока связи с процессором соединен с нулевым выходом второго триггера блока связи с процессором, информационный вход которого соединен с выходом первого элемента И блока связи с процессором, входы синхронизации второго и третьего триггеров блока связи с процессором соединены с вторыми входами второго и третьего эле-! ментов И блока связи .с процессором и ,входом синхронизации устройства,третий вход второго элемента И блока связи с процессором соединен с единичным выходом третьего триггера блока связи с процессором, нулевой выход и информационный вход которого соединены с третьим входом третьего элемента И блока связи с процессором, выход которого соединен с первым входом первого элемента ИЛИ блока управления памятью, выход второго элемента И блока связи с процессором соединен с выходом управления передачей данных устройства,, единичный выход второго триггера блока связи с процессором соединен с первым входом второго элемента ИЛИ блока управления памятью, первый и второй информационные входы коммутатора блока связи с процессором соединены соответственно с входом начальной . установки ручного режима работы устройства и с выходом четвертого элемента И блока связи с процессором, первый и второй входы которого соединены соответственно с выходом переполнения счетчика символа и с выходом четвертого триггера блока связи с процессором, информационный вход и вход синхронизации которого соединеHbl соответственно с информационным выходом регистра сдвига и с четвертым управляющим выходом блока ныпеления и идентификации символа, управляющий вход комет" ора блока связи

45

1119019 первый и второй информационные входы схемы сравнения соединены соответственно с информационным выходом регистра сдвига и с информационным выходом счетчика адреса дорожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов и вхо- 10 дом сброса, блока выделения и идентификации символа, счетный вход счетчика символов соединен с выходом вьделения символа блока вьделения и идентификации символа, второй 15 управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока выделения и идентификации символа, третий управляющий выход которого соединен с входом начальной установки регистра сдвига и входом установки в ноль второго триггера блока вьделения временных битов и битов данных, информационный вход которого соединен с выходом первого триггера блока вьделения временных битов и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока вьделения временных битов и битов данных, вход синхронизации которо-— го соединен с первым входом синхронизации блока выделения и идентифи40 кации символа и вторым выходом блока синхронизации, третий выход которого соединен с вторым входом синхронизации блока вьделения и идентификации символа и с первым входом установки .в единицу первого триггера блока вьделения временных битов и битов данных, второй вход установки в единицу которого соединен с информационным входом устройства и входом запуска блока синхрониза50 ции, четвертый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока вьделения и идентификации символа, введены коммутатор данных, блок памяти, счетчик а-.реса памяти, регистр данных памяти, блок управления памятью, содержащий

1119 19 е процессором соединен с входом признака ручного режима устройства, с управляющим входом коммутатора данных и с первыми входами первого, втдрого и третьего элементов И бло" ка управления памятью, вход установки в ноль четвертого триггера блока связи с процессором соединен с выходом переполнения счетчика адреса памяти, вход записи регистра данных 1О памяти соединен с выходом четвертого элемента И блока управления памятью, первый прямой вход которого соединен с выходом третьего элемента ИЛИ блока управления памятью, с информацион- 1g ным входом первого триггера блока управления памятью и вторым входом второго элемента ИЛИ блока управления памятью, выход которого соединен с инверсным входом четвертого рб элемента ИЛИ блока управления памятью и входом синхронизации второго триггера блока управления памятью, выход которого соединен с входом установки в ноль третьего триггера блока р5 управления памятью и с прямым входом четвертого элемента ИЛИ блока управления памятью, выход которого соединен с первым входом пятого элемента И блока управления памятью, вто- ЗО рой вход которого соединен с нулевым выходом третьего триггера блока управления памятью, информационный вход которого соединен с выходом генератора импульсов блока управления памятью, с информационными входами четвертого, пятого и шестого триггеров блока управления памятью и через элемент НЕ блока управления памятью с информационным входом вто- 4 рого,.триггера блока управления памятью, вход установки в единицу которого соединен с выходом шестого элемента И блока управления памятью и входами установки в ноль четверто- 4 го и пятого триггеров блока. управления памятью, выход пятого элемента И блока управления памятью соединен с входом установки в ноль счетчика блока управления памятью, счетный вход которого соединен с шестым выходом блока синхронизации, вторым прямым входом четвертого элемента И блока управления памятью и с первыми прямыми входами шестого, седьмого и восьмого элементов И и блока управ55 ления памятью, первый информационный выход счетчика блока управления памятью соединен с первыми инверсными, входами четвертого и восьмого элементов И блока управления памятью и вторыми прямыми входами шестого и седьмого элементов И блока управления памятью, второй информационный выход счетчика блока управления памятью соединен с третьим прямым входом четвертого элемента И блока управления памятью, с вторыми инверсными входами седьмого и восьмого элементов И блока управления памятью и с инверсным входом шестого элемен- . та И блока управления памятью, третий информационный выход счетчика блока управления памятью соединен с вторыми инверсными входами четвертого и седьмого элементов И блока управления памятью, с вторым прямым входом восьмого элемента И блока управления памятью и с третьим прямым входом шестого элемента И блока управления памятью, выход седьмого элемента И блока управления памятью соединен с входами синхронизации первого, третьего и шестого триггеров блока управления памятью, выход восьмого элемента И блока управления памятью соединен с входами установки в ноль первого и шестого триггеров блока управления памятью и с первым входом девятого элемента И блока управления памятью, второй вход которого соединен с пятым управляющим выходом блока выделения и идентификации символа и с первым входом третьего элемента ИЛИ блока управления памятью, второй вход которого соединен с выходом пятого триггера бпока управления памятью, вход синхронизации которого соединен с выходом второго элемента И блока управления памятью, второй вход которого соединен с входом управления записью символа устройства и первым входом пятого элемента ИЛИ блока управления памятью, второй вход которого соединен с входом управления считыванием символа устройства и с вторым входом третьего элемента И блока управления памятью, выход которого соединен с входом синхронизации четвертого триггера блока управ-. ления памятью, выход которого соединен с третьим входом второго элемента ИЛИ блока управления памятью,выход девятого элемента И блока управления памятью соединен с вторым вхоI дом первого элемента ИЛИ блока управления памятью, выход которого

1119019 1О

f0

35

45

55 соединен со счетным входом счетчикаадреса памяти, выходы первого и шестого триггеров блока управления памятью соединены соответственно с входом записи блока памяти и входом чтения блока памяти, выход пятого элемента ИЛИ блока управления памятью соединен с вторыМ входом первого элемента И блока управления памятью, выход которого соединен с входом разрешения записи счетчика адреса памяти, информационный выход которого соединен с адресным входом блока памяти, информационный вход которого соединен с выходом коммутатора данных первый и второй инЭ формационные входы которого соединены соответственно с входом данных устройства и с выходом регистра данных, информационный вход счетчика адреса памяти соединен с входом адреса данных устройства, выход памяти через регистр данных соединен с информационным выходом устройства, причем блок вь1целения и идентификации символа содержит три триггера, семь элементов И и элемент ИЛИ-НЕ,первый вход которого соединен с первыми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом пятого элемента И, с вторым входом элемента ИЛИ-НЕ и с первым входом установки в единицу первого триггера, второй вход установки в единицу которого соединен с третьим входом синхронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и пятого элементов И, с выходом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго ..триггера соединен с третьими входами второго и пятого элементов И и вторым входом синхронизации блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И, третий вход которого соединен с третьим управляющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с выходом элемента ИЛИ-НЕ и с первым управляющим выходом блока, третий вход первого ,элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего триггера, инф