Многоканальный аналого-цифровой процессор

Многоканальный аналого-цифровой процессор

Иллюстрации

Показать все

Реферат

 

МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРОЦЕССОР, содержащий блок управления , первая группа выходов которого соединена с управляющими входами первого и второго коммутаторов, блок памяти аналоговых сигналов, первый цифроаналоговый преобразователь, блок памяти, шины задания адреса которого подключены к второй группе выходов блока управления, отличающийся тем, что, с целью повьше- . ния быстродействия, в него дополнительно введены генератор тактовых импульсов, счетчик, второй дифроаналоговый преобразователь,группа компараторов , группа регистров, группа шинных формирователей, постоянное запоминающее устройство, блок умножения , сумматор, а блок управления выполнен в виде R5 -трипера, первого и второго элементов И, формирователя импульсов, счетчика, элемента ИЛИ-НЕ, шифратора и И функциональных узлов, каждый из которых содержит Э -триггер , R5 -триггер, блок задержки и элемент И, выход которого соединен с установочным входом D -триггера. синхронизирующий вход которого соединен с выходом блока задержки, инверсный выход Д -триггера соединен с установочным входом RS -триггера, выход ЧЗ-триггера соединен с первым входом элемента И, первая группа входов шифратора соединена с выходами счетчика , а вторая группа входов подключена к выходам RS -триггеров всех функциональных узлов и соединена с входами элемента ИЛН-НЕ, выход которого подключен к одному входу первого элемента И, другие входы которого соединены с выходами всех D -триггеров функциональных узлов, выход Первого элемента И подключен к входу формирователя импульсов, выход кото (Л рого соединен с входами сброса RSI триггеров функциональнькузлов и входом сброса R5-триггера,установочный вход которого подключен к выходу переполнения счетчика, счетный вход которого соединен с выходом второго элемента И, первый вход IND которого подключен к вьгходу R5 о триггера, второй вход второго элеменОО та И соединен с входами блоков за-vj держки всех функциональных узлов, выход D -триггера каждого функцион льел ного узла соединен с соответствукщими входами элементов И остальных функциональных узлов, первая и вторая группы выходов шифратора являются соответственно первой и второй группами выходов блока управления, причем выход R5 -триггера блока управления соединен с входом разрешения счета счетчика, счетный вход которого соединен с вторым входом второго элемента И блока управления и подключен к выходу генератора тактовых

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,SU„„1120375

Э(51) G 06 3 3 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3618449/24-24 (22) 11. 04. 83 (46) 23. 10.84. Бюл. У 39 (72) А.А.Биушкин, E.Â.Áðàãèíà, Л.В.Лизина и А.H.Øàðoâ .(53) 68 1.335(088.8) (56) 1. Бедржицкий Е.П. и др. Автоматизированная система управления комплексными прочностными исследованиями. — Электронная промышленность", 1979, Р 11-12, с. 69.

2. Авторское свидетельство СССР

Ф 711593, кл. G 06 J 3/00, 1977 (про тотин) . (54)(57) МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРОЦЕССОР, содержащий блок управления, первая группа выходов которого соединена с управляющими входами первого и второго коммутаторов, блок памяти аналоговых сигналов, первый цифроаналоговый преобразователь, блок памяти, шины задания адреса которого подключены к второй группе выходов блока управления, о т л и ч а ю— шийся тем, что, с целью повьппе- . ния быстродействия, в него дополнительно введены генератор тактовых импульсов, счетчик, второй цифроана- логовый преобразователь, группа компараторов, группа регистров, группа шинных формирователей, постоянное запоминающее устройство, блок умноже" ния, сумматор, а блок управления выполнен в виде к5 †.триггера, первого и второго элементов И, формирователя импульсов, счетчика,. элемента ИЛИ-НЕ, шифратора и Н функциональных узлов, каждый иэ которых содержит D -тригrер, R5 -триггер, блок задержки и элемент И, выход которого соединен с установочным входом 3 -триггера, синхронизирующий вход которого соединен с выходом блока задержки, инверсный выход 2 -триггера соединен с установочным входом g5 -триггера, выход

55-триггера соединен с первым входом элемента И, первая группа входов шифратора соединена с выходами счетчика, а вторая группа входов подключена к выходам 15 -триггеров всех функциональных узлов и соединена с входами элемента ИЛИ-НЕ, выход которого подключен к одному входу первого элемента И, другие входы которого соединены с выходами всех D -триггеров функциональных узлов, выход первого элемента И подключен к входу щ а

1 формирователя импульсов, выход кото— рого соединен с входами сброса h5— триггеров функциональных узлов и входом сброса R5-триггера, установочный вход которого подключен к выходу переполнения счетчика, счетный вход которого соединен с выходом второго элемента И, первый вход которого подключен к выходу Rg — ФО триггера, второй вход второго элемен- (, ) та И соединен с входами блоков за- © ) держки всех функциональных узлов, выход З -триггера каждого функциональ- (д ного узла соединен с соответствующи ми входами элементов И остальных ,функциональных узлов, первая и вторая группы выходов шифратора являются соответственно первой и второй груп- ф пами выходов блока управления, причем выход R5 -триггера блока управления соединен с входом разрешения счета счетчика, счетный вход которого соединен с вторым входом второго элемента И блока управления и подключен к выходу генератора тактовых

112037 импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входы разрешения записи которых соединены с дополнительными входами элементов И всех функциональных узлов блока управления и подключены к выходам компараторов группы, первые входы которых через первый цифроаналоговый преобразователь соединены с выходом счетчика, вторые входы компараторов группы являются первой группой информационнь1х входов процессора, выходы регистров группы соединены с информационными входами шинных формирователей, управляющие входы которых подключены к второй группе выходов шифратора блока управления, выходы шинных формирователей соединены с

5 входами выборки постоянного запоминающего устройства, шины задания адреса выборки которого подключены к второй группе выходов шифратора блока управления, выходы постоянного запоминающего устройства соединены с информационными входами блока памяти, информационные выходы которого через первый коммутатор соединены с входами блока умножения, выходы которого соединены с первой группой входов второго цифроаналогового преобразователя, вторая группа входов которого является второй группой входов процессора, выходы второго цифроаналогового преобразователя соединены с входами сумматора, выход которого через второй коммутатор подключен к входам блока памяти аналоговых сигналов.

Изобретение относится к вычислительной технике, в частности к гибридным вычислительным устройствам, и может быть использовано для реализации систем нелинейных уравнений в 5 управляющих системах, например, манипуляционных роботов, Известно вычислительное устройство, содержащее последовательно соединенные многоканальные аналого-цифровой преобразователь, микро-ЭВМ и цифроаналоговый преобразователь, которое осуществляет обработку информации с первичных преобразователей в цепи прямой и обратной связи и вы- 15 числение расчетных корректирующих воздействий (1) .

Наиболее близким по технической сущности к изобретению является управляющий процессор, содержащий пре- 20 .образователь кода в напряжение, цифровой вход которого подключен через цифровой запоминающий блок к пер" вому выходу блока управления, а вход опорного напряжения соединен с выходом коммутатора входных сигналов, управляющий вход которого подсоединен к второму выходу блока управления, одна группа входов коммутатора входных сигналов является группой входов 3q процессора, а другая группа входов подключена к группе выходов аналогового запоминающего блока и группе выходов процессоров, коммутатор аналоговых сигналов, )„ групп из N накопительных сумматоров в каждой группе, Ф дополнительных коммутаторов, (информационных входов каждого иэ которых соединены с выходом одного иэ накопительных сумматоров кажДой группы, управляющие входы дополнительных коммутаторов подключены к прямому выходу блока управления, а их выходы подсоединены к соответствующим входам аналогового запоминающего блока, входы накопительных сумматоров подключены к соответствующим выходам коммутатора аналоговых сигналов, управляющий и информационный входы которого соединены соответственно с четвертым вы" ходом блока управления и выходом преобразователя кода в напряжение (2) .

Недостатком известных устройств является низкое быстродеиствие.

Цель изобретения — повышение быстродействия процессора.

Поставленная цель достигается тем, что в многоканальный аналогоцифровой процессор, содержащий блок управления, первая группа выходов которого соединена с управляющими входами первого и второго коммутаторов, блок памяти аналоговых сигналов, первый цифроаналоговый преобразова3 11203 тель, блок памяти, шины задания адреса которого подключены к второй группе выходов блока управления,дополнительно введены генератор тактовых импульсов, счетчик, второй цифроаналоговый преобразователь, группа .компараторов, группа регистров, группа шинных формирователей, постоянное запоминающее устройство, блок умножения, сумматор, а блок управления выполнен в виде R5 -триггера, первого и второго элементов И, формирователя импульсов, счетчика, элемента ИЛИ-НЕ, шифратора и П функциональкаждый из которых содержит 15

D-триггер, R5 -триггер, блок задержки и элемент И, выход которого соединен с установочным входомЭ-триггера, синхронизирунхций вход которого соединен с выходом блока задерж20 ки, инверсный выход -триггера сое- динен с установочным входом R5 -триггера, выход R5 -триггера соединен с первым входом элемента И, первая группа входов шифратора соединена с выходами счетчика, а вторая группа входов подключена к выходам R5 -триггеров всех функциональных узлов и соединена с входами элемента ИЛИ-НЕ, выл од которого подключен к одному входу псового элемента И, другие входы которого соединены с выходами всех 2 -триггеров функциональных узлов, выход первого элемента И подключен к входу формирователя импульсов, выход которого соединен с вхо- З5 дами сброса R5 -триггеров функциональных узлов и входом сброса RS триггера, установочный вход которого подключен к выходу переполнения счетчика, счетный вход которого сое- 4О динен с выходом второго элемента И, первый вход которого подключен к выходу К<э -триггера, второй вход второго элемента И соединен с входами блоков задержки всех функциональ- 45 ных узлов, выход D -триггера каждого функционального узла соединен с соответствующими входами элементов И остальных функциональных узлов, первая и вторая группы выходов шифратора являются соответственно первой и второй группами выходов блока управления, причем выход 1,р -триггера блока управления соединен с входом разрешения счета счетчика, счетный 55 вход которого соединен с вторым входом второго элемента И блока управления и подключен к выходу генерато75 4 ра тактовых импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входы разрешения записи которых соединены с дополнительными входам элементов И всех функциональных узлов блока управления и подключены к выходам компараторов группы, первые входы которых через первый цифроаналоговый преобразователь соединены с выходок счетчика, вторые входы компараторов группы являются первой группой информационных входов процессора, выходы регистров группы соединены с информационными входами шинных формирователей, управляющие входы которых подключены к второй группе выходов шифратора блока управления, выходы шинных формирователей соединены с входами выборки постоянного запоминающего устройства, шины задания адреса выборки которого подключены к второй группе выходов шифратора блока управления, выходы постоянного запоминающего устройства соединены с информационными входами блока памяти, информационные выходы которого через первый коммутатор соединены с входами блока умножения, выходы которого соединены с первой группой входов второго цифроаналогового преобразователя, вторая группа входов которого является второй группой входов процессора, выходы второго цифроаналогового преобразователя соединены с входами сумматора, выход которого через второй коммутатор под ключен к входам блока памяти аналоговых сигналов.

На фиг.1 изображена структурная схема предлагаемого устройства; на фиг.2 — блок-схема блока управления.

Устройство содержит генератор 1 импульсов, счетчик 2, цифроаналоговый преобразователь 3, компараторы

4, регистры 5, шинные формирователи

6, блок 7 управления, постоянное запоминающее устройство 8, блок 9 памяти, выполненный в, виде регистра, коммутатор 10 блок 11 умножения, цифроаналоговый преобразователь 12, сумматор 13, коммутатор 14 и блок 15 памяти аналогового сигнала.

Блок 7 управления (фиг.2) содержит элемент ИЛИ-НЕ 16, элемент И 17, формирователь 18 импульсов, шифратор

19, функциональные узлы 2Q, каждый из которых содержит элемент И 21, блок 22 задержки, g -триггер 23, 3 11203

g5-триггеры 24 и 25, злемент И 2б исчетчик 27.

Устройство работает следующим образом.

На выходе цифроаналогового преобразователя 3 во всем диапазоне изменения входных сигналов линейно пропорционально поступающему на его входы двоичному коду с выходов счетчика

2, подключенному к генератору 1 им- 10 пульсов, изменяется напряжение, которое сравнивается с величиной входного сигнала в компараторах 4. При равенстве сигналов один из компараторов 4 срабатывает и выдает в блок 7 управления и на управляющий вход соответствующего регистра 5 единичный сигнал, по которому в регистр заноСится код числа, пропорционального входному сигналу, а на первой группе gg выходов блока 7 управления сформированы управляющие сигналы, по которым информация с выходов регистра 5 через соответствующий шинный формирователь

6 поступает на вторые входы постоян- 25 ного запоминающего устройства 8, настроенного блоком 7 управления на выполнение заданных функциональных ,преобразований. Этим же сигналом с первой группы блока 7 управления соответствующие регистры 8 „; блока 9 памяти подготовлены к приему информации из постоянного запоминающего устройства 8.

После снятия сигнала с управ35 ляющих входов блока 9 памяти ок переходит в режим хранения инфор.мации. Так же происходит преобра75 зование аналогичных входных сигналов устройства по всем и каналам. Следует отметить, что при равенстве цвух входных сигналов блок 7 управления обеспечивает последовательное выполнение цифрового функционального пре— образования входных сигналов.

После срабатывания последнего из и койпараторов 4 блок 7 управления формирует сигнал, по которому происходит сброс и останов счетчика 2. Одновременно с второй группы выходов на управляющие входы коммутаторов

10 и 14 поступают сигналы, по которым они настраиваются на решение нелинейного алгебраического управления. Умножение 1: входных аналоговых сигналов устройства на соответствующие функционально преобразованные 1 входных сигналов или их произведение, полученное в блоке 11 умножения, происходит цифроаналоговым преобразователем 12. Суммирование полученных произведений сигналов происходит в аналоговом сумматоре 13. Система нелинейных уравнений реализуется путем последовательной коммутации входных и выходных сигналов на коммутаторах l0 и 14 и запоминания результата, представленного s аналоговой форме, в соответствующих ячейках блока 15 памяти аналогового сигнала.

Таким образом, благодаря наличию предлагаемых блоков и связей между ними возникает возможность параллельной обработки информации, что повышает быстродействие процессора.

1120375

1120375

C евера юг

uwrrpraco 1

На сиетиие 2

ВНИИПИ Заказ 7746/39 Тирах 698 Подаиское

Филиал ШШ "Патеит", г. Уисгород, ул.йроектнва,4