Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства, одни адресные входы блоков памяти подключены к выходам первой группы счетчика адреса, другие адресные входы блоков памяти подключены к выходам первого дешифратора, один вход которого подключен к выходу первого элемента НЕ, вход первого элемента НЕ является первым управлякнцим входом устройства и подключен к тактовому входу счетчика адреса, установочный вход которого является вторым ynpjaBляющим входом устройства, другие входы первого дешифратора подключены к . выходам второй группы счтечика адресов , управлянщий выход которого подключен к соответствующим входам блоков памяти и является управляющим выходом устройства, отличающееся тем, что, с целью снижения энергопотребления, онр содержит ключи , триггеры, группы элементов И, второй дешифратор и второй элемент НЕ, вход которого подключен к управляющему выходу счетчика адреса, к первым входам элементов И первой группы, кроме первого элемента И данной группы , и к первому входу последнего элемента И второй группы, выход второго элемента НЕ подключен к первому входу первого элемента И первой группы и к первым входам элементов И второй группы, кроме последнего элемента И данной группы, вторые входы элементов И первой и второй групп подключены к выходам соответственно второго и первого дешифраторов один вход второго дешифратора подключен к выходу первого элемента НЕ, другие входы второго дешифратора подключены к выходам первой и второй групп счетчика адреса, выходл элементов И первой группы подключены к одним установочND ным входам соответствующих триггеров, другие установочные .входы которых 4;а подключены к выходам соответствукшрсс VieMeHTOB И второй группы, тактовые О 1 входы триггеров подключены к уста,новочному входу счетчика адреса, выходы триггеров подключены к одним из входов соответствукицих ключей, другие . входы которых объединены и являются входом питания устройства, выходы ключей подключены к уходам питания соответствующих блоков памяти.

СООЗ COBETCHHX

СОЦИАЛИСТИЧЕСКИХ

PECflVSËÈК

09) (Н) g(g) G 11 С 9/00

ГОСУДАРСТ8ЕКНЫЙ, КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Г l

1, (ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ.(21) 3603652/24-24 (22) .09.06.83 (46) 23.10.84. Бюл. У 39 (72) В.С. Лупиков (53) 681.327.6(088.8) (56) 1. Авторское свидетельство СССР

9 809345, кл. 6 11 С 7/00, 1981.

2. Авторское свидетельство СССР

М 771717,,кл. G 11 С 11/00, 1980 (прототип). (54)(57) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства, одни адресные входы блоков памяти подключены к выходам первой группы счетчика адреса, другие адресные входы блоков памяти подключены к выходам первого дешифратора, один вход которого подключен к выходу первого элемента НЕ, вход первого элемента НЕ является первым управляющим входом устройства и подключен к тактовому входу счетчика адреса, установочный вход которого является вторым управляющим входом устройства, другие входы первого дешифратора подключены к ., выходам второй группы счтечика адресов, управляющий выход которого подключен к соответствующим входам бло-. ков памяти и является управляющим выходом устройства, о т л и ч а юОПИСАНИЕ щ е е с я тем, что, с целью снижения энергопотребления, онр содержит ключи, триггеры, группы элементов И, второй дешифратор и второй элемент HE вход которого подключен к управляющему выходу счетчика адреса, к первым входам элементов И первой группы, кроме первого элемента И данной группы, и к первому входу последнего элемента И второй группы, выход второго элемента НЕ подключен к первому входу первого элемента И первой группы и к первым входам элементов И второй группы, кроме последнего элемента И данной группы, вторые входы элементов

И первой и второй групг. подключены Я к выходам соответственно второго и первого дешифраторов, один вход второго дешифратора подключен к выходу первого элемента НЕ, другие входы второго дешифратора подключены к вы- д ходам первой и второй групп счетчика адреса, выходы элементов И первой группы подключены к одним установочным входам соответствующих триггеров, другие установочные, входы которых подключены к выходам соответствующих

)лементов И второй группы, тактовые входы триггеров подключены к уста.— новочному входу счетчика адреса, выходы триггеров подключены к одним из входов соответствующих ключей, другие входы которых объединены и являются входом питания устройства, выходы ключей подключены к входам питания соответствующих блоков памяти.

1120407

Изобретение относится к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства в системах сбора и регистрации измерительной информации.

Известно буферное запоминающее устройство, содержащее накопитель, счетчик адреса, регистр адреса, дешифра- 10 тор адреса, регистр числа и блок управления. В этом устройстве процесс записи данных по всем вдресам накопителя и процесс чтения данных по всем адресам накопителя разнесены во 15 времени, что позволяет его использовать для предварительного накопления блока данных и последующего вывода на регистрирующее устройство (I) .

Недостатком устройства является 20 большое энергопотребление, так как в его составе отсутствуют средства, регулирующие подачу питающего напряжения лишь на те запоминающие элементы накопителя, которые в данный мо- 25 мент участвуют в процессе хранения информации.

Наиболее близким к изобретению по технической сущности является буферное запоминающее устройство, со- 50 держащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства, одни

35 адресные входы блоков памяти подключены к выходам первой группы счетчика адреса, другие адресные входы блоков памяти подключены к выходам первого дешифратора, один вход ко- 40 торого подключен к выходу первого элемента НЕ, вход первого элемента НЕ является первым управляющим входом устройства и подключен к тактовому входу счетчика адреса, установочный 45 вход которого является вторым управляющим входом устройства, другие входы первого дешифратора подключены к выходам второй группы. счетчика адреса, управляющий вход которого под/ 50 ключен к соответств входам блоков памяти и является управляющим выходом устройства 2

Недостатком известного устройства также является большое энергопотреб- 5 ление.

Цель изобретения - снижение энер- гопотребления устройства.

Поставленная цель достигается тем, что буферное запоминающее устройство, содержащее блоки памяти, выходы которых являются информационными выходами устройства, информационные входы блоков памяти являются соответствующими входами устройства, одни адресные входы блоков памяти подключены к выходам первой группы счетчика адреса, другие адресные входы блоков памяти подключены к выходам первого дешифратора, один вход которого подключен к выходу первого элемента НЕ, вход первого элемента НЕ является. первым управляющим входом устройства и подключен к тактовому входу счетчика адреса, установочный вход которого является вторым управляющим входом устройства, другие входы первого дешифратора подключены к выходам второй группы счетчика адреса, управляющий выход которого подключен к соответствующим входам блоков памяти и является управляющим выходом устройства, дополнительно содержит ключи, триггеры, группы элементов И, второй дешифратор и второй элемент НЕ, вход которого подключен к управляющему выходу счетчика адреса, к первым входам элементов И первой группы, кроме первого элемента И данной группы, к первому входу последнего элемен- . та И второй группы, выход второго элемента НЕ подключен к первому входу первого элемента И первой группы и к первым входам элементов И второй группы, кроме последнего элемента И данной группы, вторые входы элементов И первой и второй:групп подключены к выходам соответственно второго и первого дешифраторов, один вход второго дешифратора подключен к выходу первого элемента НЕ, другие входы второго дешифратора подключены к выходам первой и второй групп счетчика адреса, выходы элементов И первой группы подключены к одним установочным входам соответствующих триггеров, другие установочные входы которых подключены к выходам соответствующих элементов И второй группы, тактовые входы. триггеров подключены к установочному входу счетчика адреса, выходы триггеров подключены к одним из входов соответствующих ключей, другие входы которых объединены и являются входом питания устройства, выходы ключей подключены

1120407 4 к входам питания соответствующих блоков памяти.

На чертеже изображена структурная схема буферного запоминающего устройства.

Буферное запоминающее устройство содержит блоки 1 памяти, входные шины 2 данным, выходные шины 3 данных,счетчик 4 адреса, первый дешифратор 5, первый элемент HE 6, ши- ну 7 управления, шину 8 установки, второй дешифратор 9, ключи 10, шину 11 питающего напряжения, триггеры 12, элементы И 13 первой группы, t5 элементы И 14 второй группы, второи элемент НЕ 15, выходную шину 16 управления, шину 17 логической "1", шину

18 логического "0".

Устройство работает следующим образом.

Перед началом работы сигналом по шине 8 установки счетчик 4 адреса и все триггеры 12, кроме первого, устанавливаются в нулевое состояние. На25 чальная установка триггеров 12 осуществляется по ц -входам триггеров, которые соединены соответственно с шиной 17 логической "1" и шиной 18 логического "0".

Низкий уровень сигнала на выходе последнего разряда счетчика 4 адреса задает режим записи для блоков 1 памяти. Высокий уровень сигнала на выходе первого триггера 12 разрешает прохождение через первый ключ 10 35 питающего напряжения с шины 11 питающего напряжения к первому из блоков Т памяти. Низкий уровень сигнала на выходах остальных триггеров

12. блокирует прохождение питающего 40 напряжения на все блоки 1 памяти, начиная с второго.

С приходом информационной посылки на шины 2 данных в сопровождении сигнала на шине 7 управления осу- 45 ществляется запись данных в первую ячейку первого блока 1 памяти. Задним . фронтом сигнала на шине 7 управления модифицируется содержимое счетчика 4 адреса, .т.е. к его содержимому добав-50 .ляется единица. Запись последующих информационных посылок в буферное запоминающее устройство осуществляется аналогично . После записи в первый блок 1 памяти Н информационных посылок на первом выходе второго дешифратора 9 появляется сигнал, который через открытый второй элемент

И 13 первой группы устанавливает второй триггер 12 в единичное состояние. Высокий уровень сигнала на выходе второго триггера 12 подает через второй ключ 10 питающее напряжение на второй блок 1 памяти. Величина 8 выбирается такой, чтобы выполнялось соотношение й,-N

) где — максимальная частота nomax ступления сигнала на шине 7 управления, 1 — время, необходимое на вклю С. чение блока 1 памяти; .

Np- количество ячеек блока 1 памяти.

Аналогично производится включение в работу остальных блоков памяти с последующей записью в них информационных посылок. При этом моменты включения блоков 1 памяти определяются вторым дешифратором 9, сигналы с выходов которого поочередно через открытые элементы И 13 первой Группы, начиная с второго, устанавливают в

"единичное" состояние триггеры 12.

После заполнения буферного запоминающего устройства на выходе последнего разряда счетчика 4 адреса и на выходной шине 16 управления появляется высокий уровень сигнала, свидетельствующий о том, что запись в буфер- ное запоминающее устройство закончена и устройство готово к выполнению операции чтения. При этом на вход кода операции блоков 1 памяти подается высокий уровень сигнала. При выполнении операции чтения данных на .шину 7 управления подается запрос чтения, который воздействуя через пер" вый элемент НЕ б на первый дешифратор 5, обеспечивает чтение на выходные шины 3 данных информации из первой ячейки первого блока 1 памяти.

По окончании чтения задним фронтом сигнала на шине 7 управления модифицируется содержимое счетчика 4 адреса. Чтение последующих информационных посылок из буферного запоминающего устройства осуществляется аналогично. После того как чтение данных из первого блока 1 памяти saкончится и начнется чтение из вто-. рого блока 1 памяти, сигналом на втором выходе первого дешифратора 5 через открытый первый элемент И 14 второй группы элементов И первый

5 f 120407 б триггер 12 устанавливается в "нулевое" ние, что обеспечивает включение в состояние, что, в свою очередь, от- работу первого блока 1 памяти. для ключает питающее напряжение от пер- последующей записи, информации. вого блока 1 памяти. Аналогично, Технико-экономические преимущестпосле того как будет закончено чте- 5 ва предлагаемого буферного запоминание информации из последующих блоков ющего устройства заключаются в су1 памяти, последние отключаются от щественном снижении его энергопотшины 11 питающего Мйпряжения. При ребления. Это достигается тем, что чтении И информацирнных посылок из при работе буферного запоминающего последнего блока 1 памяти на по- о устройства, накопитель которого вы - ф ч следнем выходе второго дешифратора 9 полнен по модульному принципу, питаюпоявляется сигйал; который через от-,, щее напряжение подводится лишь к тем ! крытый первый элемент И 13 первой блокам памяти, которые в данныи могруппы элементов И устанавливает пер- мент участвуют в процессе хранения вый триггер 12 в "единичное" состоя- 15 информации.

ЗНИИПИ 3 7750/40

574 до суй®