Запоминающее устройство с контролем

Запоминающее устройство с контролем

Иллюстрации

Показать все

Реферат

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ, содержащее блок памяти, выходы которого подключены к входам первого регистра, а входы управленияк выходам группы блока зшравления, пе-рвьй вых,РД которого соединен с управляющим входом первого регистра, второй выход - с управляющим входом выходного коммутатора, а третий выход и входы первой групйы блока управления являются соответственно первым выходом и входами управления устройства , выходы первой группь первого регистра подключены к входам первой группы блока контроля, а вторые выходы первого регистра - к входам второй группыблока контроля и выходного коммутатора, входы первой группы которого соединены с выходами группы блока контроля, выходы выходного коммутатора являются информационными выходами устройства, адресные и информационные входы первой группы блока памяти являются соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к выходам входного коммутатора, входы первой группы которого соединены с выходами блока кодирования, входы которого подключены к информационным входам первой группы блока памяти, первый и второй выходы блока контроля являются соответственно вторым и третьим выходами управления.устройства, отличающе еся тем, что, с целью упрощения устройства, в него введены дешифратор и второй регистр, -причем входы дешифратора соединены | с адресньми входами блока памяти, ND а выходы - с входами второй группы э блока управления, входы второго ; 42 регистра подключены к информационным входам первой группь блока памяти, | .управляниций вход - к четвертому в|.коto 1ду блока управления, выход второго ; регистра - к управляющему входу, а выходы группы - к входам второй группы входного коммутатора соответственно

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ае (0) зсЮ С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ м

ы (21) 3554831/24-24 (22) 22. 02. 83 (46) 23.10. 84. Бюл. N - 39 (72) Е.Я. Белалов, А. Г. Забуранный, В.И.Корнейчук и M.Н.Орлова (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (53) 681;328.66(088.8) (56) 1.Патент США 3465132, кл.. 235-153, опублик. 1970.

2. Авторское свидетельство СССР

В 744577, кл. С 06 F 11/00, 1978 (прототип). (54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

КОНТРОЛЕМ, содержащее блок памяти, выходы которого подключены к входам первого регистра, а входы управленияк выходам группы блока управления, первый вьа од которого соединен с управляющим входом первого регистра, второй выход — с управляющим входом выходного коммутатора, а третий выход и входы первой групйы блока управления являются соответственно первым выходом и входами управления устройства, выходы первой группы первого регистра подключены к входам первой группы блока контроля, а вторые выходы первого регистра — к входам второй группы блока контроля и выходного коммутатора, входы первой группы которого соединены с выходами группы блока контроля, выходы выходного коммутатора являются информационными выходами устройства, адресные и информационные входы первой группы блока памяти являются соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к выходам входного коммутатора, входы первой группы которого соединены с выходами блока кодирования, входы которого подключены к информационным входам

O первой группы блока памяти, первый Е и второй выходы блока контроля являются соответственно вторым и тре-.. тьим выходами управления, устройства, отличающееся тем, что, с целью упрощения устройства, в него . Я введены дешифратор и второй регистр, причем входы дешифратора соединены с адресными входами блока памяти, а выходы — с входами второй группы блока управления, входы второго регистра подключены к информационным входам первой группй блока памяти, 1 управляющий вход — к четвертому вриоу блока управления, выход второго регистра — к управляющему входу,- а выходы группы — к входам второй группы входного коммутатора соответственн

1 1120

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, осуществляющих аппаратно-программный контроль запоминающих устройств.

Известно- устройство для контроля оборудования памяти, содержащее память, регистры входной, управляющей и выходной информации, узел управления памятью, формирователи контроль- 10 ных разрядов, дополнительные приемники и передатчики для контрольных раз; рядов и узлы контроля входной и выХОДНОй ИНФОРМЗЦИИ (1) .

Недостатком этого устройства яв- 15 ется невозможность осуществления проверки узлов контроля беэ наличия дополнительных шин интерфейса и дополнительного приемо передающего оборудования для приема и передачи контроль-20 ных разрядов.

Наиболее близким по техничеакой сущности к изобретению является устройство для тестовой проверки памяти, содержащее регистр управляющей инфор-25 мации, регистр входных данных, ре-гистр чтения данных, регистр выходных данных, узлы контроля Входных и выходных данных, узел управления памятью, первый и второй узел форми- 30 ронания-контрольных разрядов, память, входной и выходной коммутаторы. Информационные входы .входного коммутатора, подключенного своим выходом к

ВтОрОму инфОрмационнОму ВхОду памяти д соединены соответственно с выходом первого узла формирования контрольных разрядов и третьим выходом регистра управляющей информации. Информационные входы выходного коммутатора, сое-40 диненного выходом с входом контрольных разрядов выходного регистра данных, соединены соответственно с выходом второго узла формирования контрольных разрядов и Выходом конт- 45 рольных разрядов регистра чтения данных. Управляющие входы входного и выходного коммутаторов подключены соответственно к второму и третьему

ВыхОдам узла упраВления памятью I?j 50

Недостатком известного устройства является необходимость наличия дополнительных шин интерфейса для передачи контрольных разрядов и невозможность проверки оборудования без этих 55 шин. Кроме того, выбор комбинации контрольных разрядов ограничен .областью свободных адресов памяти, не

412 2 занятых программой, так как контрольные разряды соответствуют отдельным разрядам адреса. Недостатком устройства является также то, что для зада-! ния контрольных разрядов при проверке используется часть разрядов адреса, что делает невозможным проверку оборудования при небольшом объеме памяти, т.е. малом количестве адресных шин, либо для осуществления такой проверки требуются дополнительные шины и дополнительные приемопередающее оборудование.

Целью йзобретения является упрощение устройства.

Поставленная цель достигается тем, что в запоминающее устройство с контролем, содержащее блок памяти, выходы которого подключены к входам первого регистра, а входы управления — к выходам группы блока управления, первый выход которого соединен с управляющим входом первого регистра, второй выход — с управляющим входом выходного коммутатора, а третий выход и входы . группы блока управления являются соответственно первым выходом и входами управления устройства, выходы первой группы первого регистра подключены к входам первой группы блока контроля, а вторые выходы первого регистра — к входам второй группы блока контроля и выходного коммутатора, входы первой группы которого соединены с выходами группы блока контроля, выходы выходного коммутатора являются информационными выходами устройства, адресные и информационные входы первой группы блока памяти являются соответственно адресными и информационными входами устройства, информационные входы второй группы подключены к выходам входного комммутатора, входы первой группы которого соединены с выходами блока кодирования, входы которого подключены к информационным входам первой группы бло-. ка памяти, первый и второй выходы блока контроля являются соответственно вторым и третьим выходами управления устройства, в него введены дешифратор и второй регистр, причем входы дешифратора соединены с адресными входами блока памяти, а выходы - с входами второй груплы блока управления, входы второго регистра подключены к информационньи входам первой группы блока памяти, управляющий

3 11204 вход - к четвертому выходу блока управления, выход второго регистра— к управляющему входу, а выходы группы — к входам второй группы входного коммутатора соответственно.

На фиг. 1 представлена схема пред,лагаемого устройства; на фиг. 2— схема блока управления.

Устройство содержит дешифратор 1, блок 2 управления, второй регистр 3, 10 блок 4 кодирования, входной коммута,тор 5, блок 6 памяти, первый регистр 7, блок 8 контроля, выходной коммутатор 9; Второй регистр 3 содержит бит 10 управления входным комму=татором 5 и группу бит 11 для запи« си задаваемых контрольных разрядов.

Первый регистр 7 содеуюкит группу 12 информационных разрядов и группу 13 контрольных разрядов. Устройство 20 такде содержит входы 14 управления, адресные входы 15, информационные входы 16, выходы 17 управления (шина ответа, шина 18 многократной ошибки, шина 1 9 одиночной ошибки) 25 и информационные выходы 20.

Блок 2 управления (фиг. 2) содержит группу элементов И 21-26, элемент НЕ 27, линию 28 задержки, формирователи 29 и 30 сигналов и эле- зр мент ИЛИ 31., Блок управления работает следующим образом.

На вход 14,1. поступает код операции записи, на вход 14.2 — сигнал обращения, на вход 14.3 — код операции чтения.

При обращении к адресу памяти по сигналу обращения, доступающему на первый вход элемента И 21, произво- 40 дится запуск линии 28 задержки. Формирователи 29 и 30 вырабаытвают сигналы синхронизации памяти. При выполнении операции записи элемента И 23, на вход которого поступает код one- 45 рации записи 14,1, формируется способ записи, поступающий в блок 6 памяти, а элемент И 25 вырабатывает строб занесения данных в регистр 3 с шины 16 входных данных. При выпол- 50 ненни операции чтения элемент И 24, формирует строб регистра 7 выходной информации, а элемент И 26 вырабатывает сигнал управления коммутатором 9, переключая его на передачу 55 информации с регистра 7> При выполнении операций чтения и записи на выод 17 через элемент ИЛИ 31 с ли12 4 нии 28 задержки выдается сигнал ответа. При обращении к диагностике элемент И 21 блокируется элементом НЕ 27 по сигналу, поступающему от дешифратора 1, и запуск линии задержки не происходит. Элемент И 22 разрешает прн этом работу цепей управления диагностикой. Дешифратор неисправного разряда выполняется, например, на HNC К155ИДЗ.

Устройство работает следующим образом.

При выполнении операции записи информационные разряды с информационных входов 16 и контрольные разряды, поступающие через входной коммутатор.5 от блока 4 кодирования, записываются в блок 6 памяти по адресу, задаваемому по адресным входам 15, ! при помощи сигналов синхройизации, которые вырабатывает блок 2 управления.

При выполнении операции чтения информационные и контрольные раз.— ярды, считанные из, блока 6 памяти, по стробу, вырабатываемому блоком 2 . управления, заносятся в первый ре.гистр 7. Блок контроля, на первые входы которого поступают.информационные разряды с первого регистра 7, а на вторые входы — контрольные разря-, ды с того же регистра, производит контроль считанной информации. В .слу чае необходимости корректирует ее, и через выходной коммутатор 9 по информационньм выходам выдает ее в процессор, а также уведомляет процессор. о наличии одиночных или многократных ошибок в считанной информации путем выработки сигналов на выходах 19 и

18 управления соответственно.

При проверке узлов контроля памяти по адресу второго .регистра проиэводится занесение бита 10 управления входньм коммутатором 5 й, кроме того, за-, писываются задаваемые контрольные разряды 11. Затем осуществляется saпись информации по какому-либо адресу в память. При этом. вместо. контрольных разрядов, выработанных блоком 8 контроля, в память записываются контрольные разряды, которые хранятся во втором регистре 3.

Таким образом, можно задать любую комбинацию информационных и контрольных разрядов и записать ее в блок .6 памяти. После записи производится чтение информации из блока 6 памяти.

11204

При этом блок 8 контроля обнаруживает несоответствие между контрольными и информационными разрядами, уведомляет процессор о наличии одиночных или многократных ошибок и при возмож- 5 ности корректирует считанную информацию с последующей ее выдачей в процессор. После поступления всех этих сигналов процессор делает заключение о правильности. работы блока 8 контро- t0 ля е

При проверке блока 4 кодирования . производится запись известной информации в блок 6 памяти. Бит 10 второго регистра при этом сброшен, и в 5

f5 блок 6 памяти записываются контрольные разряды, сформированнйе блоком 4 кодирования. Затем производится чтение информации из блока 6 памяти с последующим контролем и выдачей ин- 20 формации в процессор. После этого

12 б производится чтение по адресу диагностики. При этом в процессор через выходной коммутатор 9 будут выданы контрольные разряды, хранящиеся в первом регистре, по тем же информационным выходам. Сравнивая полученные ! контрольные разряды с вычисленными для известной информации,.определяют правильность функционирования блока 4 кодирования.

Кроме того, задавая и записывая контрольные разряды в блок 6 памяти с последующим их чтением, можно проверить правильность функционирования той части блока памяти, в которой хранятся контрольные разряды.

Таким образом, предлагаемое устройство позволяет произвести полную проверку узлов контроля, памяти без введения дополнительных информационыых выходов устройства.

112041 2

Составитель 0 .Исаев

Техред З.Палий Корректор:M.Роэман

Редактор Т.Кугрышева

Филиал ППП "Патент", r.Óçãîðîä, ул.Проектная, 4

Заказ 7750/40 Тирак 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035,.Москва, Ж-35, Раушская наб., д. 4/5