Устройство для вычисления функций двух переменных

Устройство для вычисления функций двух переменных

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ ДВУХ ПЕРЕМЕННЫХ, содержащее регистр первого аргумента, регистр второго аргумента, первый и второй коммутаторы, первый блок памяти, комбинационный сумматор, первый буферный регистр, информационный вход которого соединен с выходом комбинационного сумматора, второй буферный регистр и блок синхронизации, отличающееся тем, что, с целью повышения быстродействия, в него введенб1 второй, третий, четвертый, пятый и шестой блоки памяти, комбинационный сдвигатель, узел формирования знака, третий буферный регистр, дешифратор, накапливающий сумматор, первыйи второй выходы регистра первого аргумента соединены с адресными входами соответственно второго и третьего блоков Памяти, первый и второй выходы регистра второго аргумента соединены с адресными входами соответственно четвертого и пятого блоков памяти, первый и второй информационные выходы второго блока памяти соединены соответственно с первым информационным входом первого кo tмyтaтopa и с первым входом Узла формирования знака, первый и второй информационные выходы четвертого блока памяти соединены соответственно с первым информационным входом второго коммутатора и с вторым входом узла формирования знака, второй и третий информационные входы первого коммутатора соединены с информационными выходами соответственно первого буферного регистра и первого блока памяти, а выход - с первым входом комбинационного сумма- Toipa, второй, третий и четвертый информационные входы второго коммутатора соединены с информационными выходами соответственно третьего блока памяти, пятого блока памяти и второго (Л буферного регистра, а выход - с вторым входом комбинационного сумматора, выход которого соединен с адресным входом первого блока памяти и с информационными входами второго и третьего буферных регистров, первый и второй информационные выходы третье го буферного регистра соединены соответственно с входом дешифратора и с адресным входом шестого блока памяти, информационный вход комбинационного сдвигателя соединен с информационным выходом шестого блока памяти , управляющий вход - с выходом дешифратора, а выход - с первым информационным входом накапливающего сумматора, второй информационный вход которогЬ соединен с выходом ; узла формирования знака, а выход - с выходом устройства, первый, второй, третий и четвертый выходы блока синхронизации соединены соответственно с управляющими входами второго, третьего, четвертого и пятого блоков

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

g @ G 0o F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3621095/24-24 (22) 13.07.83 (46) 07.11.84. Вюл. Р 41 (72) А.Н. Флоренсов, В.И. Потапов и М.lo. Плотников (71) Омский политехнический институт (53) 681. 3 (088. 8) (56) 1. Авторское свидетельство СССР

Ф,750467, кл. G 06 F 1/02, 1980.

2. Патент Великобритании

М 1413045, кл. G 06 F 15/20, 1975 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ФУНКЦИЙ ДВУХ ПЕРЕИЕННЫХ, содержащее регистр первого аргумента, регистр второго аргумента, первый и второй коммутаторы, первый блок памяти, комбинационный сумматор, первый буферный регистр, информационный вход которого соединен с выходом комбинационного сумматора, второй буферный регистр и блок синхронизации, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введенй второй, третий, четвертый, пятый и шестой блоки памяти, комбинационный сдвигатель, узел формирования знака, третий буферный регистр, дешифратор, накапливающий сумматор, первый и второй выходы регистра первого аргумента соединены с адресными входами соответственно второго и третьего блоков памяти, первый и второй выходы регистра второго аргумента соединены с адресными входами соответственно четвертого и пятого блоков памяти, первый и второй информационные выходы второго блока памяти соединены соответственно с первым информационным входом первого коммутатора и с первым

„.SU 1123034 А входом узла формирования знака, первый и второй информационные выходы четвертого блока памяти соединены соответственно с первым информационным входом второго коммутатора и с вторым входом узла формирования знака, второй и третий информационные входы первого коммутатора соединены с информационными выходами соответственно первого буферного регистра и первого блока памяти, а выход — с первым входом комбинационного сумматора, второй, третий и четвертый информационные входы второго коммутатора соединены с информационными выходами соответственно третьего блока е памяти, пятого блока памяти и второго буферного регистра, а выход — с вторым входом комбинационного сумматора, выход которого соединен с адресным входом первого блока памяти и с ин- д

1 формационными входами второго и третьего буферных регистров, первый и второй информационные выходы третье

ro буферного регистра соединены соответственно с входом дешифратора и с адресным входом шестого блока памяти, информационный вход комбинационного сдвигателя соединен с информационным выходом шестого блока памяти, управляющий вход — с выходом дешифратора, а выход — с первым информационным входом накапливающего сумматора, второй информационный вход которого соедйнен с выходом узла формирования знака, а выход — с выходом устройства, первый, второй, третий и четвертый выходы блока синхронизации соединены соответственно с управляющими входами второго, третьего, четвертого и пятого блоков

1123034 памяти, пятый и шестой выходы — с с управляющими входами первого, управляющими входами первого и вто- второгои третьего буферных регистров рого коммутаторов соответственно, соответственно, десятый выход-с управседьмой, восьмой и девятый выходы ляющим входом накапливающего сумматора.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для ускоренного вычисления функций F(x,ó)

= (p(x)(p(y) от двух аргументов-в универсальных и специализированных ЭВМ.

Известно устройство для вычисления функций, содержащее пять блоков памяти, регистр младших и старших разрядов аргумента, два коммутатора, сумматор, блок сдвига, формирователь знакового разряда, буферный регистр, регистр результата и блок синхронизации 11) .

Недостатком такого устройства является ограниченность области его применения, так как оно предназначе,но для функций одного аргумента.

Наиболее близким по технической 20 сущности к изобретению является устройство, предназначенное для вычисления функций двух аргументов и содержащее регистр первого аргумента,, регистр второго аргумента, первый,25 и второй комиутаторы, первый блок памяти, комбинационный сумматор, первый буферный регистр, второй буферный регистр и блок синхронизации f2) .

Недостатками известного устройстВа являются его относительно невысо-! ,, кое быстродействие и невысокая точность, обусловленная используемым в нем методом линейной интерполяции. 35

Действительно, если аргументы Х и У имеют,й двоичных разрядов и в блоке (памяти хранятся значения функции ,дпя точек (Х, У), определяемых к старшими разрядами кодов аргументов,„ 0 то при требуемом в этом случае блоке памяти объемом 2 слов необходимо

2В

s процессе вычислений для получения результата с точностью двоичных разрядов выполнять, в среднем (в- ) /2j операций суммирований, причем k > .й/2 аГ ar-1, лви Ir I lai в области вииисления значении.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для вычисления функций двух переменных, содержащее регистр первого аргумента, регистр второго аргумента, первый и второй коммутаторы, первый блок памяти, комбинационный сумматор, первый буферный регистр, информационный вход которого соединен с выходом комбинационного сумматора, второй буферный регистр и блок синхронизации, введены второй, третий, четвертый, пятый и шестой блоки памяти, комбинационный сдвигатель, узел формирования знака, третий буферный регистр, дешифратор, накапливающий сумматор, первый и второй выходы регистра первого аргумента соединены с адресными входами соответственно второго и третьего блоков памяти, первый и второй выходы регистра второго аргумента соединены с адресными входами соответственно четвертого и пятого блоков памяти, первый и второй информационные выходы второго блока памяти соединены соответственно с первым информационным входом первого коммутатора и с первым входом узла формирования знака, первый и второй информационные выходы четвертого блока памяти соединены соответственно с первым информационным входом второго коммутатора и с вторым входом узла формирования знака, второй и третий информационные входы первого коммутатора соединены с информационными выходами соответственно первого буферного регистра и первого блока памяти, а выход — с первым входом комбинационного сумматора, второй, третий и четвертый информационные входы второго комму034 4 подключаются к входам комбинационного сумматора 9.

Выход комбинационного сумматора

9 соединен с входами первого 3 блока памяти и первого 14, второго 15 и третьего 16 буферных регистров. Второй и третий входы первого коммутатора 12 подключен к выходам первого буферного регистра 14 и первого блока

3 памяти. Четвертый вход второго коммутатора 13 соединен с выходом второго буферного регистра 15. Входы узла 10 формирования знака соединены с вторыми выходами второго 4 и четвертого 6 блоков памяти, а ее выход подключен к знаковому входу накапливающего сумматора 11. Выход блока

19 синхронизации соединен с управляющими входами первого 3, второго 4, третьего 5, четвертого 6, пятого 7, I шестого 8 блоков памяти с управляющими входами .первого 14, второго 15 и третьего 16 буферных регистров, первого 12 и второго 13 коммутаторов, а также с управляющим входом накапливающего сумматора 11.

В первом 3 блоке памяти имеется регистр, в который записывается информация с адресного входа; управляющий сигнал для блока памяти определяет либо прием и запись с адресного входа, либо выборку по информационному выходу.

Узел 10 формирования знака представляет собой одноразрядную логическую схему сложения по модулю 2.

Вычисление функции F(x,у)

= (g(х)у(у) в устройстве производится на основе соотношения

3 <р(х,1

F(x,g) (ОИ(о) V»> (" ) Ч

3q(go) (1)

4 а где Хо и Уо определяются старн ми разрядами аргументов Х и Y,,Х и У о еделяются младшими разрядами аргументов Х и У..

Значения членов разложения (1) находятся устройством предварительным логарифмированием и последующим потенцированием с помощью соответствующих таблиц, хранящихся в блоках питания. Потенцирование значения 0. где 0 — дробная часть числа log>)g(x )r . lt lj (уо ) t, выполняется на основе соотношения 2" = 2 + 2" + 1о82(-1), где О определяется к старшими разрядами двоичного кода числа 0 . Дешиф ратор 17 преобразует двоичный код

Старшие разряды регистра первого 50 аргумента 1 соединены с адресным входом блока 4 памяти, а младшие -. блока 5 памяти. Старшие разряды регистра второго аргумента 2 соединены с адресным входом блока 6 памяти, а 55 младшие — блока 7 памяти. Первые информационные выходы блоков 4 и 6 памяти через коммутаторы 12 и 13

3 1123 татора соединены с информационными выходами соответственно третьего блока памяти, пятого блока памяти и второго буферного регистра, а выход— с вторым входом комбинационного сумматора, выход которого соединен с адРесным входом первого блока памяти и с информационными входами второго и третьего буферных регистров, первый и второй информационные выходы третье 10 го буферного регистра соединены соответственно с входом дешифратора

1и с адресным входом шестого блока памяти, информационный вход сдвигателя соединен с информационным выходом шестого блока памяти, управляющий вход — с выходом дешифратора, а выход — с первым информационным входом накапливающего сумматора, второй информационный вход которого соединен 20, с выходом узла формирования знака, а выход — с выходом устройства, первый, второй, третий и четвертый выходы блока синхронизации соединены сбответбтвенно с управляющими входами25 второг6, третьего, четвертого и пятого блоков памяти, пятый и шестой выходы - с управляющими входами первого и второго коммутаторов соответственно, седьмой, восьмой и девя- gp тый выходы — с управляющими входами первого, второго и третьего буферных регистров соответственно, десятый выход — с управляющим входом накапливающего сумматора.

На чертеже изображена структурная схема устройства.

Устройство содержит регистр 1 первого аргумента, регистр 2 второго аргумента, первый 3,: второй 4, 40 третий 5, четвертый 6, пятый 7 и шестой 8 блоки памяти, комбинационный сумматор 9, узел 10 формирования знака, накапливающий сумматор 11, перЬ

Вый коммутатор 12 ° второй коммутатор 45

13, первый 14, второй 15, третий 16 буферные регистры, дешифратор 17, .комбинационный сдвигатель 18, блок

19 синхронизации.

1123034

М(Фчо11 > se (р! (e.g,!чс.1Ье g,1 1, Йс р " д у(хД 1

Р((- — )); 0о(т I,x; (eo(е1М(ЧоИ >

eg,l — ",„", а(ри.11 а("s И"

50 <,ьЧ, целой части Е . числа W =24 3, содержащегося в третьей буферном регистре

16, в сигнал на управляющий вход комбинационного сдвигателя 18, в результате которого двоичный код, пос- 5 тупающий на информационный вход комбинационного сдвигателя 18 с выхода шестого блока 8 памяти, сдвигается на Е1 разрядов влево, а шестой блок

8 памяти хранит таблицу значений 2 выбираемых по значению на входе этого блока памяти. В первом 3, третьем

5 и пятом 7 блоках памяти хранятся значения log<(2 -1), log>6x и аи 1ор ЬУ ° Во втором блоке 4 памяти содержатся значения log lese(>o) l

lçII(1l, a (, (Эю" 1)

20 где функция gg () определяет двбйчный . код знака числа: sf (2) = 0 при. Е О; 5g (Ъ) = 1 при 5 с О. В четвертом блоке 6 памяти хранятся значения

I .(,м .1 ; ь(,I", „" );

ЗО

t е

Устройство работает следующим образом.

Вычисление функции производится за восемь тактов, определяемых блоком 19 синхронизации.

В первом такте по поступающим с регистров первого н второго аргументов 1 и 2 значениям Х, А Х, Ув, h.y во втором 4, третьем 5, четвертом 6 и пятом 7 блоках памяти выбираются

40 соответственно значения выдаваемые, соответственно, в следующих тактах на выходы второго 4 и четвертого 6 блоков по управляющим сигналам от блока 19 синхронизации.

На выходах третьего 5 и пятого 7 блоков памяти значения 1оя 4х и 1о у присутствуют постоянно во всех следующих тактах.

Во втором такте управляющие сигналы от блока 19 синхронизации подключают к выходам первого 12 и второго

13 коммутаторов первые их информационные входы, одновременно подаются сигналы от блока 19 синхронизации на управляющие входы второго 15 и третьего 16 буферных регистров и первого 3 блока памяти, устанавливающие на них режим записи. По сигналам на управляющих входах второго

4 и четвертого 6 блоков памяти на их первые выходы выдаются, соответственно, значения log>)q (xp)l и1од l q (yp ) . На комбинационном сумматоре 9 происходит образование результата log (р(х )1 + log>l (у ) с запоминанием эначенйя его целой части и старших разрядов дробной части на втором 15 и третьей 16 буферных регистрах; младшие разряды.

Ь(1 дробной части этого результата поступают на вход первого 3 блока памяти.

В третьем такте сигналы от блока

19 синхронизации подключают с помощью управляющих входов к выходам первого

12 и второго 13 коммутаторов первый и второй информационные входы соответственно, задают на первом 3 и шестом 8 блоках памяти режим выборки, на первом буферном регистре— режим записи, а по сигйалам на управляющие входы второго 4 и четвертого 6 блоков памяти первый выход второго 4„блока памяти выдает эначеЕ ЬМ(в 1(, е вторые их (х входы — соответственно Ч (q (Х }2 и бф М (о)) . В результате выборки из первого 3 и шестого 6 блоков памяти на их выходах образуются, соответственно, значения Зов (2 -1) и 2, последнее иэ которйх поступает на комбинационный сдвигатель 18, преобразующий его в значение 2 . Значение 2 передается на информационный

Uee вход накапливающего сумматора 11, .на знаковый вход которого со схемы формирования знака поступает значение

Sg (Ñô ("о))®+(eel (go)) и запоминается с указанным знаком. На комбинационной сумматоре 9 образуется значение

М (е, 1 " ), е, (k l (fr IIII), вепомииеемое в первом буферном регистре 14.

1123034

В четвертом такте управляющие сигналы от блока l9 синхронизации подключают к выходам первого 12 и второго 13 коммутаторов, третий и четвертый информационные входы и 5 включают в режим записи третий 16 буферный регистр. Поэтому на выходе комбинационного сумматора 9 образуется значение Cog (2 -1)+Оо, запомиhtl наемое на третьем 16 буферном регист- 10 ре.

В пятом такте управляющие сигналы от блока 19 синхронизации подключают к выходам первого 12 и второго 13 коммутаторов второй и первый их ин- 15 формационные входы,. включают в режим выборки шестой 8 блок памяти и в режим записи — третий 16 буферный регистр. Кроме того, сигналы на управляющих входах второго 4 и четвертого 20

6 блоков памяти обеспечивают выдачу на вторые входы, соответственно, значений g (((хд)), sg (< (ув)), а на первый вход четвертого блока памяти 6 — выдачу значения боем / (о)/, 25

Поэтому на выходе комбинационного сдвигателя 18 образуется значение

2 ф2(2 ") о, которое прибавляется с соответствующим знаком к содержимому накапливающего сумматора 11, З0 что порождает в нем результат((„) () а на выходе комбинациоиного сумматора ..

9 Обоаетвтон ЗНаЧЕНИЕ ф/ -"«о-и ат т

+1о / (Ч„1/, запоминаемое на третьем .16 буферном регистре.

В шестом такте управляющие сигналы от блока 19 синхронизации подключают к выходам первого,12 и второго

13 коммутаторов, первый и третий их информационные входы, задают режим записи для первого 14 буферного регистра, режим выборки для шестого

8 блока памяти, на первых выходах второго 4 и четвертого 6 блоков памяти обеспечивают выдачу значений 45

Гор (ф(к ) (и Рор (МЧ )бб соответственно, а на вторых выходах этих блоков соответственно, выдачу значений .9((" )/ „ ) 6 11 (ц„)) . Поэтому на. комбинационном сумматоре 9 образуется® значение бе lq(xo)laEog )+ — о-) з

9 запоминаемое на первом 14 буферном регистре, а на выходе комбинационного сдвигателя 18 формируется значение/ЭЮ(з%„((go) X X/, передаваемое на информационный вход накапливающего сумматора 11, на знаковый вход которого поступает с формирователя знака значение zgI )Ясб(д (q )) (ЗЧ (х О11

< ах что приводит к сложению с содержимым накапливающего сумматора 11 значения второго члена разложения (1).

В седьмом такте управляющие сигналы от блока 19 синхронизации подклю-, чают к выходам первого 12 и второго

13 коммутаторов соответственно второй и третий информационные входы, задают режим записи для третьего

16 буферного регистра, в результате чего на нем запоминается образуемое на комбинационном сумматоре 9 значеPîà С (| 1 )+РоазАЧ.

В восьмом такте по сигналу от блока 19 синхронизации на управляющий вход шестого блока памяти в неМ осуществляется выборка с образованием на выходе комбинациенного сдвигателя оМ (Чо)

18 значения ly(x, Lg) а до ач сигналу на управляющих входах второго

4 и четвертого 6 блоков памяти на их вторые выходы выдаются, соответст, а <б,1, Зенно значения 5((lg(X )) ° 5f() бо ).

К содержимому сумматора 11 дооавляется число с выхода комбинационного сдвигателя 18 с соответствующим знаком и согласно выражению (1) образуется искомое значение функции Г(ю,g)..

Время Т вычисления значений функции на устройстве определяется суммарной продолжительностью 8 тактов, каждый из которых выполняется в течение времени с = noix(Твц, Тд ), где

Т вЂ” время выборки из памяти: Тс „время суммирования; Т = 8 .

Для времени То вычисления значения функции в известном устройстве Т вв

>2

= †.Т б„ поэтому выигрыш по быстродействию в предрагаемом устройстве равен Т0/T = - . В частности, при

П = 16 имеем выигрыш по быстродействию в предлагаемом устройстве в четыре раза.

Таким образом, введение новых блоков и конструктивных связей позволило решить задачу повышения быстродействия устройства для вычисления функций двух аргументов.

1123034

Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 8141/40

Филиал ППП Патент", r. Ужгород, ул.. Проектная, 4

Составитель Л. Логачева

Редактор Н. Данкулич Техред А.Бабинец Корректор О. Тигор