Счетчик с контролем

Счетчик с контролем

Иллюстрации

Показать все

Реферат

 

1. СЧЕТЧИК С КОНТРОЛЕМ, содержавши ц разрядный регистр сдвига , многовходовый полусумматор, дешифратор , два полусумматора, триггер четности и входную шину, которая соединена с тактовь га входами триггера четности и регистра сдвига, соответствукицие выходы разрядов которого соединены с ц входами дешифратора, дополнительный вход и выход которого соединены соответственно с первым выходом триггера четности и с выходной шиной, входы многовходового полусумматора соединены с соответствующими выходами разрядов, кроме последнего , регистра сдвига, выход мнеговходового полусумматора соединен с первым входом первого полусумиатора выход которого соединён с первьм .входом второго полусумматора, второй вход и выход которого соединены соответственно с прямым выходом последнего разряда-регистра сдвига и с информационньм входом регистра сдвига, отличающийся тем, что, с целью повышения достоверности функционирования за счет обеспечения коррек1щи при возникновении сбоя, в него бведень) два h входовых элемента И, третий полусумматор и логический блок. первый вход которого соединен с выходом первого Н входового элемента И, входы которого соединены с инверсными выходами разрядов регистра сдвига, соответствукнциё выходы разрядов которого соединены с входами второго И входового элемента И, выход которого соединен с вторю входом логического блока, третий и четвертый входы которого соединены соответственно с вторым и первым выходами триггера четности , управлякиций вход которого соединен с выходом третьего полусуьматора , первый вход которого соединен с выходом первого полусум4атора, второй вход которого соединен с первым выходом логического блока, второй выход которого соединен с вторьм входом третьего полусумматора, 2. Счетчик по П.1, о тли ч а ю щ и и с я тем, что для случая четного числа единиц в коде состояния регистра сдвига, дешифрируемого рто .рым 11 входовым ;элементом И, логичесЕС кий блок содержит два элемента И и lAd 3d два элемента ИЛИ, первый вход .лс1гического блока соединен с первым входом первого элемента ИЛИ и с первым входом первого элемента И выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с вторым входом первого элемента ИЛИ и с вторьм входом логического блока, третий и четвёртый входы которого соединены соответственно с вторыми входами второго и первого элементов И,выходы первого и второго элеменгтов ИЛИ соединены соответственно с первьм и вторым выходами логического блока.

СОЮЗ СОВЕТСКИХ

«И«

РЕСПУБЛИК аеБФш з(5ц Н 03 К 21/34

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР пО ":ЛА 1ЗОБРЕТЕН 1Й е ОТНР Т1 1Й ««

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,"" - - /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

« (21) 3610559/18-2! (22) 22.06.83 (46) 07.11.84. Бюл. У 41 (72) В.К.Кузнецов и Н.В.Тутолмин (53) 621.374.32(088.8) .(56) 1. Авторское свидетельство СССР

М 656218, кл. И 03 К 23/02, 1979.

2. Авторское свидетельство СССР

Ф 514439, кл . Н 03 К 21/34, 1976 (прототип). мента И, первый вход которого соединен с вторыи входои первого элемента ИЛИ и с вторым входом логического блока, третий и четвертый входы которого соединены соответственно с вторыии входамй второго и первого элементов!1, выходы первого и второго элемен-.- тов ИЛИ соединены соответственно с пер- . вык и вторым выходами логического блока. (54) (57) 1. СЧЕТЧИК С КОЯТРОЛЕИ, содержащий в разрядный регистр сдвига, иноговходовый полусуиматор, дешифратор, два полусумматора, триггер четности и входную шину, которая соединена с тактовыми входаии триггера четности и регистра сдвига, соответствующие выходы разрядов которого соединены с 11 входами дешифратора, дополнительный вход и выход которого соединены соответственно с первым выходом триггера четности и с выходной шиной, входи многовходового полусумматора соединены с соответствующими выходаии разрядов, кроме последнего, регистра сдвига, выход мно говходового полусуиматора соединен с первым входои первого полусумматора, выход которого соединен с первым, входом второго полусумматора, второй вход и выход xoyoyoro соединены соответственно с прямым выходом послеД-. него разряда-регистра сдвига и с информационным входом регистра сдвига, отличающийся тем, что, с целью повышения достоверности функционирования за счет обеспечения коррекции при возникновении сбоя, в него введенй два Ь входовых элемента И, третий полусумиатор и логический блок, первый вход которого соединен с выходом первого И входового элемента И, входы которого соединены с инверсными выходаии разрядов регистра сдвига, соответствующие выходы разрядов которого соединены с входами .второго 1 входового элемента И, выход которого соединен с вторьнк входои логического блока, третий и четвертый входы кото» рого соединены соответственно е вторим и первым выходами триггера четности, управляющий вход которого соединен с выходом третьего полусумматора, первый вход которого соединен с выходом первого полусуиматора, второй вход которого соединен с первым выхо- Е дом логического блока, второй выход которого соединен с вторим входои третьего полусуиматора..

2. Счетчик по п.1, о т л и ч а— ю шийся тем, что для случая чет- Я ного числа единиц в коде состояния регистра сдвига, дешифрнруемого вто.рыи n входовыи .элементом И, логический блок содержит два элемента И и два элемента ИПИ, первый вход .логического блока соединен с первым входом первого элемента ИЛИ и с первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго эле11

3. Счетчик по п.1, о т л и ч а ющ и Й с я тем, что для случая нечетного числа единиц, в коде состояния регистра сдвига, дешифрируемого вторым я входовым элементом И, логический блок содержит элемент И и элемент ИЛИ, первый и второй входы которого соединены соответственно с

231Î6 первым и вторым входами логического блока, третий вход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента ИЛИ и с первым выходом логического блока„ второй выход которого соединен .с выходом элемента И.

Изобретение относится к вычисли" тельной технике и может быть исполь зовано в синхронизирующих," счетных, кодирующих и подобных устройствах в качестве делителя частоты, счетчика или генератора отрезков 9 -последо вательностей с контролем ошибок.

Известно устройство, содержащее регистр сдвига, дешифратор, три элемента ИЛИ и мажоритарный элемент. В - 0 устройстве исправляются все единичные сбои и часть отказов (1j .

Недостатком данного устройства является относительная сложность дешифратора, реализация схемы которого 15 зависит от требуемого коэффициента пересчета.

Наиболее близким техническим решением является счетчик с контролем, содержащий и разрядный регистр сдви" 2 га, многоходовый полусумматор, дешифратор, два полусумматора, триггер четности и входную шину, которая соединена с тактовыми входами триггера четности и регистра сдвига, со- 25 ответствующие выходы разрядов которого соединены с rl входами дешифраторй, дополнительный вход и выход которого соединены соответственно ,с выходом триггера четности и с вы- ЗО ходной шиной, входы многовходового полусумматора соединены с соответствующими выходами разрядов, кроме последнего, регистра сдвига, выход многовходового полусумматора соеди35 нен с первым входом первого полусумматора, выход которого соединен с первым входом второго полусумматора, второй вход и выход которого соединены соответственно с прямым выходом 4О последнего разряда регистра сдвига и с информационным входом регистра

2 сдвига, управляющий вход триггера четности соединен с выходом первого полусумматора, второй вход которого соединен с выходом дешифратора.

Регистр сдвига совместно с цепью линейной обратной связи, образованной многовходовым полусумматором и первым, вторым полусумматорами при нулевом сигнале, на выходе дешнфратора генерируют символы Ф-последовательности, являющихся результатом сложения по модулю два в многовходовом полусумматоре и во втором полусумматоре выходных сигналов определенных разрядов регистра сдвига.

При некоторой комбинации выходб ных сигналов регистра сдвига, выбранной в качестве дешифрируемой, н единичном сигнале на выходе триггера четности .единичный сигнал на выходе дешифратора вызывает инвертирование очередного символа на выходах первого и второго полусумматоров, в результате чего происходит укорочение генерируемой последовательности до длины„ соответствующей коэффициенту пересчета устройства.

Дешифрируемая комбинация для данного коэффициента пересчета может быть определена по известной методике.

Триггер четности изменяет свое состояние под воздействием тактовых импульсов только при совпадении бита, записываемого в младший разряд и бита, сдвигаемого из старшего разряда регистра сдвига, т.е. при смене четного на нечетное (или наоборот) числа единиц в коде состояний регистра сдвига. Этим поддерживается четность (или нечетность) состояний счетчика, позволяющие обнаружи1123 з вать любые сбои нечетной кратности (2) .

Недостатком известного устройства является невозможность возврата счетчика в рабочий цикл в случае попадания счетчика после сбоя в ряд неиспользуемых состояний, в том числе и в изолированное состояние,причем попадание в последнее состояние не может быть обнаружено схемой кон- 10 троля по четности, так как четность е о совпадает с четкостью состояний

1рабочего цикла, что уменьшает достоверность функционирования известного устройства. 15

Целью изобретения является повышение достоверности функционирования за счет обеспечения коррекции при возникновении сбоя.

Поставленная цель достигается тем, что в счетчик с контролем, содержащий

11 разрядный. регистр сдвига, многовходовый полусумматор, дешифратор, два лолусумматора, триггер четности и входную шину, которая соединена с тактовыми входами триггера четности и регистра сдвига, соответствующие выходы разрядов которого соединены с

11 входами дешифратора, дополнительный вход и выход которого соединены соот-ЗО ветственно с первым выходом триггера четности и с выходной шиной, входы многовходового полусумматора соединены с соответствующими выходами разрядов, кроме последнего, регистра сдви-35 га, выход многовходового полусумматора соединен с первым входом первого попусумматора, выход которого соединен с первьм входом второго полусумматора, второй вход и выход которого 40 соединены соответственно с прямым выходом последнего разряда регистра сдвига и с информационным входом регистра сдвига, введены два и входо вых элемента И, третий полусумматор 45 .и логический блок, первый вход которого соединен с выходом первого 11 входового элемента И, входы которого соединены с инверсными выходами разрядов регистра сдвига, соответствую- 59 щие выходы разрядов которого соединены с входами второго П входового элемента И, выход которого соединен с вторьви входом логического блока, третий и четвертый входы которого 55 соединены соответственно с вторым и первым выходами триггера четности, управляющий вход которого соединен с

106 выходом третьего полусумматора, первый вход которого соединен с выходом первого полусумматора, второй вход которого соединен с первым выходом логического блока, второй выход которого соединен с вторым входом третьего полусумматора.

Для случая четного числа единиц в коде состояния регистра сдвига, дешифрируемого вторым 11 входовым элементом И, логический блок содержит два элемента И и два элемента ИЛИ, первый вход логического блока соединен с первым входом первого элемента ИЛИ и с первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с вторым входом первого элемента HJIH и с вторым входом логического блока, третий и четвертый входы которого соединены соответственно с вторыми входами второго и первого элементов И, выходы первого и второго элементов ИЛИ соединены соответственно с первым и вторым выходами логического блока.

Для случая нечетного числа единиц в коде состояния регистра сдвига,дешифрируемого вторым 0 входовъы элементом И, логический блок содержит элемент И и элемент ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами логического блока, третий вход которого соединен с первым входом элемента И, второй вход которого соединен с выходом элемента ИЛИ и.с первым выходом логического блока, второй выход которого соединен с выходом элемента И.

На фиг. f приведена функциональная схема предлагаемого счетчика, на фиг.2 — схема логического блока для случая четного числа единиц в коде дешифрируемого состояния регистра сдвига, на фиг.3 — то же для случая нечетного числа единиц в коде дешифрнруемого состояния регистра сдвига; на фиг.4 - полный граф переходов предлагаемого устройства.

Счетчик содержит (фиг.1) и разрядный регистр 1 сдвига, дешифратор

2, и входовые элементы 3 и 4 И, логический блок 5, многовходовый полусумматор 6, полусумматоры 7-9, триггер

1123106

10 четности, входную 11 и выходную

12 шины.

Входная шина 11 (фиг.1) соединена с тактовыми входами триггера 10 четности и регистра 1 сдвига, соответст- 5 вующие выходы разрядов которого соединены с t1 входами дешифратора 2,дополнительный вход и выход которого соединены соответственно с первым выходом триггера 10 четности и с выход- о ной шиной 12, входы многовходового полусумматора 6 соединены с соответствующими выходами разрядов, кроме последнего, регистра 1 сдвига, выход многовходового полусумматора .6 соеди- нен с первым входом полусумматора 7, выход которого соединен с первым входом полусумматора 8, второй вход и выход которого соединены соответст" венно с прямым выходом последнего . 2О разряда регистра 1 сдвига и с информационным входом регистра 1 сдвига, первый вход логического блока 5 соединен с выходом И входового элемента 4 И, входы которого соединены с инверсными выходами разрядов регистра 1 сдвига, соответствующие выходы разрядов которого соединены с входами 11 входового.элемента 3 И, выход

1которого соединен с вторым входом 30 логического блока 5, третий и четвертый входы которого соединены соответственно с вторым и первым выходами триггера 10 четности, управляющий вход которого соединен с выходом по- З5 лусумматора 9, первый вход которого соединен с выходом полусуммато-. ра 7, второй вход которого соединен с первым выходом логического блока

5, второй выход которого соединен с 4О вторым входом полусумматора 9.

Счетчик содержит также (фиг.2) входы 13-16 соответственно,.первый, второй, третий и четвертый входы логического блока 5, элементы 17 и

18 ИЛИ, элементы 19 и 20 И и выходы 2 1 и 22 соответственно, первый и второй выходы логического блока 5.

Первый вход 13 логического блока

5 соединен с первым входом элемента 17 ИЛИ и с первым входом элемента 19 И, выход которого соединен с первым входом элемента 18 ИЛИ, второй вход которого соединен с выходом элемента 20 И, первый вход которого соединен с вторым входом элемента 17 ИЛИ и со вторым входом 14 логического блока 5, третий и четгде У< (2) сигнал на втором выходе блока 5, сигнал на выходе л -ro старmего разряда регистра функция обратной связи, определена выражением (1). вертый входы которого соединены соответственно со вторыми входами элементов 20 и 19 И, выходы элементов 17 и 18 ИЛИ соединены соответственно с выходами 21 и 22 логического блока.

Схема (фиг.3) содержит также входы 23-25 соответственно, первый, второй и третий входы логического блока 5, элемент 26 ИЛИ, элемент 27 И и выходы 28 и 29 соответственно, первый и второй выходы логического блока 5.

Первый и второй входы элемента .26

ИПИ соединены соответственно с входами 23 и 24 логического блока 5, вход

25 которого соединен с первым входом элемента 27 И, второй вход которого соединен с выходом элемента 26 ИЛИ и с выходом 28 логического блока 5, .выход 29 которого соединен с выходом элемента 27 И.

Основой предлагаемого счетчика (Фиг.t), как и в известном, является генератор rn -последовательности, образованный регистром 1 сдвига и цепью линейной обратной связи, составленный многовходовым полусумматором

6 и полусумматорамн 7 и 8.

Функции Ё сигнала обратной связи регистра 1, Формируемого на выходе полусумматора 8, описывается выражением

Р Y 9m x„9a х. Ю, ° ° .,Эа„х„, (1) где Y - сигнал на первом выходе блока 5, х,...х„" еигналы на выходах разря-. дов регистра 1 сдвига а,,...а„ - коэффициенты, принимающие значение 1 или 0 в зависимости от того, подключены или нет выходы соответствующих разрядов регистра 1 к входам полусумматоров

6 или 8

Функция Р возбуждения триггера

10 четности íà его входе описывается выражением

7 1 123

Предлагаемый счетчик работает сле дующим образом.

Под воздействием импульсов, поступающих с шины 11 счетчика на тактовый вход регистра 1, последний посредством цепи обратной связи при сигнале на первом выходе блока 5 - Y1 =О формирует на своих выходах последовательно сдвигаемые группы П символов исходной а -последовательности, порядок следования которых нарушается при смене сигнала » 1 с логического нуля на единицу.

Под воздействием импульсов, поступающих с шины 11 счетчика на тактовый 15 вход триггера 1О .четности, последний при сиГналю 12 О на ВторОИ выкодю блока 5 изиеняет свое состояние х„, только при несовпадении бита, записйваемого в младший (первый) разряд регистра 1, с битом, сдвигаемым из старшего (последнего) разряда регистра 1, поддерживая тем самым постоянную четность (или нечетность) числа единиц в коде состояния счетчика. 2З

При сигнале У2 1 на втором выходе блока 5 происходит смена четности числа единиц кода состояния счетчика.

Работа счетчика поясняется его . полным графом переходов (фиг.4).

Граф предлагаемого счетчика можно разбить на два подграфа G и 6 ,содержащих соответственно состояния ! »»

Ч; и V;, причем каждому состоянию ! !!

V;, из (л соответствует единственное состоянию 9 из (л, отличающе»! 35 еся от первого только значением бита

ЧЕтНОСтИ ХН+1. Т.Е., ЕСЛИ Чл

», а (Ч» Х» !лЛ ) (Х»Хуу ° е а»Х!»Х»»л1 ) а то

i --oe состояние разрядов регистра сдвига.

Через » 1 и (фиг.4) обозначены значения сигналов на соответствующих выходах блока 5. Дуги без обозначений соответствуют переходам из состояний, при которых сигналы У» и Ч2 равны нулю. Эти переходы соответствуют порядку следования кодовых комбинаций в исходной m -последовательности при

50 постоянной четности (илн нечеткости) состояний счетчика (с учетом бита четности).

При (1 и f2. 0 происходит изме некие порядка следования комбинаций исходной лл -последовательности при сохранении четности состояния счетчика, т.е. переход в пределах подграфа С или G

f06 8

При 1 =1 переход происходит со

t сменой четности, т.е. Нз подграфа Q в или обратно.

Сигналы Ул и Y на .соответствующих выходах блока 5 описываются выражениями

11 = <, (2»» 1 (3) ГДЕ 1 — функция, реализуемая элементом 3 И, и принимающая значение логической "1" только при состоянии V регистра 1 сдвига, выбирае" мого из соображения необходимого коэффициента счета

1((лл счетчика, - функция, реализуемая элементом 4 И, и принимающая значение логической единя" цы только при состоянии о

Ч „, т.е. при нулевом состоянии всех разрядов регистра 1; о

2"-( (6) оплл

ОП»1 а ! .1

1х„и, если хИЯФ „„1

ХО» лЛ И Х(»».Лi ЗНаЧЕНИЯ СИГНаЛа На выходе триггера 1О четности при нахождении счетчика в состоянии Мо и

Ч2а. 1 соответственно.

В выражении (4) слагаемое У н н о в+1 принимает значение f при состоянии

Чо „ а слагаеире Y „ 4 - при сос-!

2"-1 n» i тоянии V „ 1 счетчика °

Кожно убедиться в том, что при четном числе единиц в кодовой комбн«, „о, î о о нации Ч о (х, х ... х„) регистра 1 сдвига значения сигналов х и ! о п»л х(»» 1 Hc(выхОдю триггера четнОстн

»Н1 1 1 в состояниях Чо и Ч „ соответст2»»-1 венно будут совпадать, т.е. ! ! х х

О»»+л (2"-»1n»1 ) откуда следует, что 1 2 и оn»» а а уо 7.„» 2»л 1 »»»л . (5)

Для нечетного числа единиц в комбинации Vo ! «! хо»»лл х (3»»- л 1» лл откуда »»»» (V чУ

112З

Функция 3,описываемая выражениями (5) и (б), реализуется в блоке 5, (соответственно иа фиг.2 и 3).

Таким образом блок 5 выполняет функцию дешифрирования состояний 5

0 иМ, регистра сдвига и состояний

Ц

V и V< счетчика, производя необходимую коррекцию функций F обратной связи регистра 1 и Ф возбуждения триггера 10 и обеспечивая этим соответствующие переходы.

Рабочий цикл счетчика (фиг.4), об»

Ф I разов анный состояниями Мо, „..., V>,до стижим из любого состояния счетчика.

Таким образом при любом сбое по 15 прошествии некоторого. времени счетчик снова оказывается в рабочем цикле.

Ясли выходной дешифратор 2 настроен на комбинацию Уо рабочего цикла, 20 то время восстановления Т> счетчика

106

10 от момента сбоя до момента появления выходного сигнала удовлетворяет неравенству и

К „T (T g.(2 +K „)T, (7) где Т - период следования входных импульсов.

Выражение (7) справедливо в случае сбоев, при которых счетчик оказывается эа пределами рабочего цикла,т.е. при всех сбоях нечетной кратности, а также при сбоях четной кратности, приводящих к попаданию счетчика в одно из состоянийY 3 . V a,1) „

Таким образом, введенные конструктивные признаки приводят к автоматической коррекции в случае возникновения сбоя, что повышает достоверность функционирования и выгодно отличает предлагаемое устройство от известного. л

Овяад

1123106

1123106 Ф г б

1 б .Г

/ г с вэ

Корректор В.Гирняк

I

) t

1 !

)

) )

)

I

) I

) 1

j 3

)

) ) 1 Ъ

О

ЮЮЮ ЮВАО ЮОЮ ЮЮЮ аЮВЮ Юаф Щ6 р

° вев Ф

1 ,г

Ф 1

"сч 1

L. f

) ) и

) I

) )

) t

И

)!

1 и ) I

) )

) )

N ) )

t ) )

«)

Ъ

) )

j I

Ц; ь

/р

Ng б

/g б

Составитель С.Раков

Редактор П.KocceN Техред З.Палий

Заказ 8154/43 Тираж 861 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж"35, Раушская наб., д.4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4