1124298 - Процессор с микропрограммным управлением

Процессор с микропрограммным управлением

Иллюстрации

Показать все

Реферат

1. ПРОЦЕССОР С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержаний регистр команд, регистр состояний и операционное устройство, первая группа информационных входов которого подключена к выходу информационной магистрали, устройство микропрограммного управления, первая группа выходов которого подключена к входам занесения регистра команд и регистра состояний, первая группа информационных входов которого подключена к выходу признаков операционного ус гройства, группа информационных выходов которого подключена к входу ййформационной магистрали , отличающийся тем, что, с целью сокращения оборудования , он содержит адресный коммутатор , коммутатор ветвлений и операционный коммутатор, группа входов/выходов устройства микропрограммного управления подключена к входу/выходу информационной магистрали, вторая группа выходов устройства микропрограммного управления подключена к первым группам информационных входов коммутатора ветвлений и гщресного когФкутатора, третья группа выходов - к первой группе информационных входов операционного коммутатора , вторая группа информационных входов которого соединена с второй группой информационных входов коммутатора ветвлений и подключена к первой группе выходов регистра команд, i-ая (i l,...,n);(n - число операндов в команде), группа информационных выходов которого подключена соответственно к i-й группе информационных входов адресного коммутатора, группа выходов которого подключена к второй группе информационных входов операционного устройства, вход кода операций которого подключен к первому управляющему входу информационной магистрали и к группе информа- ig ционных выходов операционного коммутатора , группа управлятацих входов которого и группа управляющих входов адресного котимутатора соединены соответственно с четвертой группой выходов устройства микропрограммного управления, вход которого подключен к выходу коммутатора ветвлениП, третья группа информационных входов ко TODoro соединена с первой группой to выходов регистра состояний, вторая 4iai группа выходов которого подключена к входу информационной магистрали, to вторая группа информационных вхо дов регистра состояний соединена с выходом информационной магистрали, ЭО выход старшего разряда операционного коммутатора подключен к управляющему входу регистра состояний, группа управляющих выходов регистра команд подключена к группе управляющих входов коммутатора ветвлений, пятая группа выходов устройства микропрограммного управления подключена соответственно к группе управляющих входов регистра команд, информационные вход/выход которого подключен к входу/выходу информационной магистрали, первая группа выходов устройства микропрограммного управ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН..Я0„„11 4 А

МЯ) 0 06 F 9 22; 06 Р 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И О ПОКРЫТИЙ (21 ) 3431020/18-24 (22) 26.04.82 (46) 15,11.84. Бюл. В 42 (72) С.Н.Абрамович, А.A.Ãèòoâè÷, Е.A.Êàíåâñêèé, В.Е.Кузнецов, Г.В.Лезин, В.Б.Мараховский, В.П.Носков, Е.Ф.Силина, И.Е.Шклярова и В.П.Яроцкий (71) Институт социально-.экономических проблем AH СССР (53) 681.32 (088.8) .(56) 1. ЭВМ "Мир-2". Техническое описание, М., 1973.

2, Preliminary, KD11-E Processor

Manuel, Digital Eguipment Corporation. 1976, р. 43 (прототип). (54)(57) 1. ПРОЦЕССОР С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащий регистр команд, регистр состояний и операционное устройство, первая группа информационных входов которого подключена к выходу информационной магистрали, устройство микропрограммного управления, первая группа выходов которого подключена к входам занесения регистра команд и регистра состояний, первая группа информационных входов которого подключена к выходу признаков операционного устройства, группа информационных выходов которого подключена к входу информационной магистрали, отличающийся тем, что, с целью сокращения оборудования, он содержит адресный коммутатор, коммутатор ветвлений и операционный коммутатор, группа входов/выходов устройства микропрограммного управления подключена к входу/выходу информационной магистрали, вторая группа выходов устройства микропрограммного управления подключена к первым группам информационных входов коммутатора ветвлений и адресного коммутатора, третья группа выходов вЂ” к первой группе информационных входов операционного коммутатора, вторая группа информационных входов которого соединена с второй группой информационных входов коммутатора ветвлений и подключена к первой группе выходов регистра команд, i-ая (i = 1,...,n),(п вЂ” число операндов в команде), группа информационных выходов которого подключена соответственно к i-й группе информационных входов адресного коммутатора, группа выходов которого подключена к второй группе информационных входов операционного устройства, вход кода операций которого подключен к первому управляющему входу информационной магистрали и к группе информа- Е

Ф ционных выходов операционного коммутатора, группа управляющих входов которого и группа управляющих входов адресного коммутатора. соединены соответственно с четвертой группой выходов устройства микропрограммного управления, вход которого подключен к выходу коммутатора ветвлений, третья группа информационных входов когооого соединена с первой группой выходов регистра состояний, вторая группа выходов которого подключена к входу информационной магистрали, вторая группа информационных входов регистра состояний соединена с выходом информационной магистрали, выход старшего разряда операционного коммутатора подключен к управляющему входу регистра состояний, группа управляющих выходов регистра команд подключена к группе управляющих входов коммутатора ветвлений, пятая группа выходов устройства микропрограммного управления подключевЂ” на соответственно к группе управляющих входов регистра команд, информационные вход/выход которого подключен к входу/выходу информационной магистрали, первая группа выходов устройства микропрограммного управ1124298 ления подключена к второму управляющему входу информационной магистрали, причем устройство микропрограммного управления содержит четыре группы элементов И, четыре элемента И, элемент НЕ, дешифратор,элемент ИЛИ, генератор тактовых импульсов, регистр микрокоманд, память микрокоманд и счетчик адреса, причем вход устройства микропрограммного управления соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом дешифратора и с первыми входами элементов И первой и второй групп, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого подключен к первым входам элементов И третьей группы, к входу записи счетчика адреса и через элемент HE h первому входу второго элемента И, второй вход которого соединен с первым выходом генератора тактовых импульсов, второй выход которого подключен к синхровходу регистра микрокоманд, информационный вход которого соединен с выходом памяти микрокоманд, адресный вход которой соединен с выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, а информационный вход счетчика адреса подключен к выходам элементов И второй и третьей групп, входы которых и выходы элементов И первой группы подключены к входу/выходу устройства, выход регистра микрокоманд подключен к второй и третьей группам выходов устройства, к первым входам элементов И четвертой группы, к вторым входам элементов И первой группы, к входу дешифратора и к первым входам третьего и четвертого элементов И, вторые входы которых подключены к второму выходу дешифратора, а выходы вЂ” к пятой группе выходов устройства, второй и третий выходы дешифратора подключены соответственно к четвертой группе выходов устройства, четвертый выход дешифратора подключен к вторым входам элементов И четвертой группы, выходы которых подключены к первой группе выходов устройства и к второму входу элеменlpga ИЛИ, регистр команд содержит и счетчиков, операционный регистр, (n + 2) группы элементов И, причем информационный вход регистра команд соедине; с информационными входами i ãî (i = 1,. ° .,n) счетчика и операционного регистра, управляющие входы которых подключены к входу занесения регистра команд, счетные входы и счетчиков подключены к группе управляющих входов регистра команд, прямые и инверсные выходы и счетчиков подключены к группе управпяющих выходов регистра команд, первые входы элементов И 1-й группы (i= 3 n + 2) подключены к входам занесения регистра команд, выходы элементов И i-й группы (i вЂ” З,...,и +2) подключены к информационному выходу регистра команд, выходы i-го счетчика (i = 1. ..n) подключены к j-й (j = 2,...,и + 1) группе выходов регистра команд и к вторым входам элементов И i-й группы (i = 1...n) соответственно, выход операционного регистра подключен к первой группе выходов регистра команд и к вторым входам элементов И (и + 1) и (и + 2) групп.

2. Процессор по и. 1, о т л ивЂ” ч а ю шийся тем, что адресный коммутатор содержит (n + 1) группу элементов И, дешифратор и группу эле ментов ИЛИ, причем первые входы элементов И i-й группы (i = 1,...,n) подключены соответственно к )-й группе информационных входов адресйого коммутатора (j = 2,...,n + 1), первая группа информационных. входов коммутатора подключена к первым входам элементов И (и + 1)-й группы и к информационному входу дешифратора, i-й выход которого соединен с вторыми входами элементов И i-й группы (i = 1,...,n), вторые входы элементов И (и + 1)-й группы и управляющий вход дешифратора подключены к группе управляющих входов коммутатора, выходы элементов И i-й группы, (i = 1,...,n + 1) подключены соответственно к i-му входу элементов ИЛИ группы, выходы которых подключены к группе выходов коммутатора.

3. Процессор по п. 1, о т л и ч а ю шийся тем, что коммутатор ветвлений содержит две группы элементов И, два элемента ИЛИ, два дешифратора, причем выход коммутатора соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами элементов И первой группы, первые входы которых подключены к выходу первого дешифратора, вход которого подключен к первой группе информационных входов коммутатора, вход второго дешифратора подключен к второй группе информационных входов коммутатора, третья группа информационных входов которого подключена к первым входам элементов И второй группы, объединена с выходом второго элемента ИЛИ, группой управляющих входов коммутатора и подключена к вторым входам элементов И первой группы,.выход второго дешифратора подключен к вторым входам элементов И второй группы, выходы которых подключены соответственно ко входам втооого элемента ИЛИ.

4. Процессор по и. 1, о т л ивЂ” ч а ю m и и с я тем, что операционный коммутатор содержит дешифратор, 1124298

: группу элементов И и группу элементов ИЛИ, причем группа управляющих входов коммутатора подключена к первым входам элементов И группы и к управляющему входу дешифратора, информационный вход которого подключен к первой и второй группам информационных входов коммутатора, вторая группа информационных входов коммутатора подключена к вторым входам элементов И группы, выходы которых подключены к первым входам элементов ИЛИ.группы, вторые входы которых подключены к выходу дешифратора, а выходы элементов ИЛИ группы подключены к группе информационных выходов и выходу старшего разряда коммутатора соответственно.

Изобретение относится к вычислительной технике и может быть ис,пользовано в ЭВМ малой и средней производительности.

Известна вычислительная машина, 5 у которой система команд многоопе"рандна и интерпретация команд на микропрограммном уровне требует выполнения большого числа микрокоманд 13.

Недостатком ее является большой объем памяти микрокоманд.

Наиболее близким к изобретению является процессор, содержащий регистр команд, регистр состояний и операционное устройство, первая груп. па входов которых подсоединена к информационной магистрали, устройство микропрограммного управления, подсоединенное к управляющим входам регистра команд и .регистра состояний, вторая группа входов которого подключена к операционному устройству, группа выходов которого подсоединена к информационной магистрали, вторая и третья группа входов операционного устройства подключены соответственно к устройству микропрограммного управления и к регистру состояний, а выход операционного устройства вЂ” к устройству мик- 30 ропрограммного управления, группа входов которого подсоединена к ре1гистру команд f2 3.

Основной недостаток этого процессора вЂ” большие затраты памяти микрокоманд в устройстве микропрограммного управления при реализации команд, требующих исполнения последовательности из нескольких операций операционного устройства.

5. Процессор по и. 1, о т л и ч а ю шийся тем, что информационная магистраль содержит две группы элеМентов И, два элемента ИЛИ и регистр, причем первый и второй входы, первого и второго элементов ИЛИ подключены к первому и второму управляющим входам магистрали, вход и выход которой подключены соответственно к первым входам и выходам элементов И первой и второй групп первые входы элементов И второй группы соединены с выходами регистра, входы которого соединены с выходами элементов И первой группы, вторые входы элементов И первой и второй групп соединены соответственно с выходами первого и второго элементов ИЛИ. цель предлагаемого изобретениявЂ” сокращение оборудования.

Поставленная цель достигается тем, что процессор с микропрограммным управлением, содержащий регистр команд, регистр состояний и операционное устройство, первая группа информационных входов которого подключена к выходу информационной магистрали, устройство микропрограммного управления, первая группа выходов которого подключена к входам занесения регистра команд и регистра состояний, первая группа информационных входов которого подключена к выходу признаков операционного устройства, группа информационных выходов которого подключена к входу информационной магистрали, содержит адресный коммутатор, коммутатор ветвлений и операционный коммутатор, группа входов/выходов устройства микропрограммного управления подключена к входу/выходу информационной магистрали, вторая группа выходов устройства микропрограммного управления подключена к первым группам информационных входов коммутатора, ветвлений и адресного коммутатора, третья группа выходов - к первой группе информационных входов операционного коммутатора, вторая группа информационных входов которого соединена с второй группой информационных входов коммутатора ветвлений и подключена к первой группе выходов регистра команд, i-ая (i = 1,...,n;

n вЂ” число операндов в команде) группа информационных выходов которого подключена соответственно к i-й группе информационных входов адрес1124298 ного коммутатора, группа выходов которого подключена к второй группе информационных входов операционного устройства, вход кода операций которого подключен к первому управляющему входу информационной магистрали и к группе информационных выходов операционного коммутатора, группа управляющих входов которого и группа управляющих входов адресного коммутатора соединены соответ- f0 ственно с червертой группой выходов устройства микропрограммного управления, вход которого подключен к выходу коммутатора ветвлений, третья группа информационных входов кото- 15 рого соединена с первой группой выходов регистра состояний, вторая группа выходов которого подключена к входу информационной магистрали, вторая группа информационных входов регистра состояний соединена с выходом информационной магистрали, выход старшего разряда операционного коммутатора подключен к управляющему входу регистра состояний, группа управляющих выходов регистра коI манд подключена к группе управляющих входов коммутатора ветвлений, пятая группа выходов устройства микропрограммного управления подключена

- соответственно к группе управляющих входов регистра команд, информацион. ные вход/выход которого подключены к входу/выходу информационной магистрали, первая группа выходов устройства микропрограммного управления подключена к второму управляющему входу информационной магистрали, причем устройство микропрограммного управления содержит четыре группы элементов И, четыре элемента И, 40 элемент НЕ, дешифратор, элемент ИЛИ,, генератор тактовых импульсов, ðeгистр микрокоманд, память микрокоманд и счетчик адреса, причем вход устройства микропРогРаммного управ- 45 ления соединен с первым входом первого элемента И, второй вход которого соединен с первым выходом дешифратора и с первыми входами элементов И первой и второй групп, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого подключен к первым входам элементов И третьей группы, к входу записи счетчика адреса и через элемент HE к первому входу второго элемента И, второй вход которого соединен с первым выходом генератора тактовых импульсов, второй выход которого подключен к синхровходу регистра микрокоманд, информационный . 60 вход которого соединен с выходом памяти микрокоманд, адресный вход которой соединен с выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, а информационный вход счетчика адреса подключен к выходам элементов И второй и третьей групп, входы которых и выходы элементов И первой группы подключены к входу/выходу устройства, выход регистра микрокоманд подключен к второй и третьей группам выходов устройства, к первым входам элементов И четвертой группы, к вторым входам элементов И первой группы, к входу дешифратора и к первым входам третьего и четвертого элементов И, вторые входы которых подключены к второму выходу дешифратора, а выходы вЂ” к пятой группе выходов устройства, второй и третий выходы дешифратора подключены соответственно к четвертой группе выходов устройства, четвертый выход дешифратора подключен к вторым входам элементов И четвертой группы, выходы которых подключены к первой группе выходов устройства и к второму входу элемента ИЛИ,регистр команд содержит и счетчиков, операционный регистр, (n + 2) группы элементов И, причем информационный вход регистра команд соединен с информационными входами i.-го (i

1,...,n) счетчика и операционного регистра, управляющие входы которых подключены к входу занесения регистра команд, счетные входы и счетчиков подключены к группе управляющих входов регистра команд, прямые и инверсные выходы и счетчиков подключены к группе управляющих выходов регистра команд, первые вхоцы элементов И i-й группы (i = 3,..., n + 2) подключены к входам занесения регистра команд, выходы элементов И i-й группы (i = З,...,n + 2) подключены к информационному выходу регистра команд, выходы i-ro счетчика (i 1, ° ...п) подключены к )-й () = 2,...,n + 1) группе выходов регистра команд и к вторым входам элементов И i-й группы (i = 1,...,n) соответственно, выход операционного регистра подключен к первой группе выходов регистра команд и к вторым входам элементов И (n + 1) и (n + 2), групп.

Адресный коммутатор содержит (n +

+ 1) группу элементов И, дешифратор и группу элементов ИЛИ, причем первые входы элементов И i-й группы (i = 1,...,n) подключены соответственно к J-й группе информационных входов адресного коммутатора (g вЂ” 2,..., и + 1), первая группа информационных входов коммутатора подключена к первым входам элементов И (n + 1)-й группы и к информационному входу дешифратора, i-й выход которого соединен с вторыми входами элементов И i-й группы (i = 1,...,n), вторые входы элементов И (и + 1)-й

1124298.группы и управляющий вход дешифратора подключены к группе управляющих входов коммутатора, выходы элементов И i-й группы (i = 1,...„n +

+ 1) подключены соответственно к

i-му входу элементов HJIH группы, вы- 5 ходы которых подключены к группе выходов коммутатора..

Коммутатор ветвлений содержит две группы элементов И, два элемента ИЛИ, два дешифратора, причем выход ком- 10 мутатора соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами элементов И первой группы, первые входы которых подключены к выходу первого дешифратора, вход которого подключен к первой группе информационных входов коммутатора, вход второго дешифратора подключен .к второй. группе информационных входов коммутатора, третья группа информационных входов которого подключена к первым входам элементов И второй группы, объединена с выходом второго элемента ИЛИ, группой управляющих входов коммутатора и подключена к вторым входам элементов И первой группы, выход второго дешифратора подключен к вторым входам элементов И второй группы, выходы которых подключены соотВетственно к входам второго элемента ИЛИ.

Операционный коммутатор содержит дешифратор, группу элементов И и группу элементов ИЛИ, причем группа управляющих входов коммутатора подключена к первым входам элементов И группы и к управляющему входу дешифратора, информационный вход которого подключен к первой и второй группам информационных входов коммутатора, вторая группа информацион- 40 ных входов коммутатора подключена I к вторым входам элементов И группы, выходы которых подключены к первым входам элементов ИЛИ группы, вторые

3 входы которых подключены к выходу де-45

:шифратора, а выходы элементов ИЛИ группы подключены к группе информационных выходов и выходу старшего разряда коммутатора соответственно.

Информационная магистраль содержит две группы элементов И, два элемента ИЛИ и регистр, причем первый и второй входы первого и второго элементов ИЛИ подключены к первому и второму управляющим входам магистрали, вход и выход которой подключены соответственно к первым входам и выходам элементов И первой и второй групп, первые входы элементов И второй группы соединены с выходами регистра, входы которого сое-60 динены с выходами элементов И первой группы, вторые входы элементов И первой и второй групп соединены соответственно с выходами первого и второго элементов ИЛИ. 65

Рассмотрим один из возможных вариантов процессора, когда команда содержит только два операнда. .На фиг.1 представлена структурная схема предлагаемого процессора) на фиг.2 вЂ” то же, адресного коммутатора; на фиг.3 вЂ” то же, коммутатора ветвлений; на фиг.4 вЂ” то же, операционного коммутатора; на фиг.5 то же, регистра состояний, на фиг.6 то же, регистра команд; на фиг.7 то же, операционного устройства, на фиг.8 вЂ” то же, устройства микропрограммного управления; на фиг.9 то же, информационной магистрали.

Предлагаемый процессор (фиг.1) содержит регистр 1 команд, регистр 2. состояний и операционное устройство 3, информационную магистраль 4, устройство 5 микропрограммного управления,(адресный коммутатор 6, коммутатор 7.ветвлений, операционный коммутатор 8.

Адресный коммутатор (фиг.2) содержит группы 9-11 элементов И, дешифратор 12, группу 13 элементов ИЛИ, группу выходов 14 коммутатора, группы 15-17 информационных входов RQMмутатора, управляющие входы 18 и 19 коммутатора.

Коммутатор ветвлений (фиг.3) содержит группы элементов И 20, 21, дешифраторы 22 и 23., элементы ИЛЙ 24, 25, группы информационных входов 26 и 27 коммутатора, группа управляющих входов 28-32 коммутатора, группу выходов 33 коммутатора.

Операционный коммутатор (фиг.4) содержит дешифратор 34, группу 35 элементов И, группу 36 элементов ИЛИ, группу информационных входов 37 коммутатора, выход 38 старшего разряда коммутатора, группу информационных выходов 39 коммутатора.

Регистр состояний (фиг.5) содержит регистр 40, группу 41 элементов ИЛИ, группы 42-44 элементов И, элемент ИЛИ 45, управляющий вход 46 регистра, группы информационных входов 47 и 48 регистра, группу выходов 49 регистра.

Регистр команд (фиг.6) содержит

)операционный регистр 50, счетчики 51 и 52, группы элементов Й 53-56, группа управляющих входов 57 и 58 регистра.

Операционное устройство (фиг.7) содержит арифметико-логический блок 59 (АЛБ ), сдвигатель 60, сверхоперативную память 61 (COII), регистр 62.

Устройство микропрограммного управления (фиг.8) содержит группы 6366 элементов И дешифратор 67, счет-чик 68 адреса, память 69 микрокоманд (ПМК), регистр 70 микрокоманд, генератор 71 тактовых импульсов, 1124298

Для операционных микрокоманд с непосредственным указанием адреса и микроопераций содержимое двух старших разрядов есть "01", в разрядах 0 - 8 расположен код микроопераций операционного устройства 3, а

40 в разрядах 9 вЂ” 12 помещается адрес ячейки памяти 61.

Для операционных микрокоманд с косвенным указанием адреса и микроопераций содержимое двух старших разрядов есть "10", в двух младших разрядах слова микрокоманды содержится номер кода в словаре микроопераций, зафиксированных в дешифраторе 34 операционного коммутатора 8.

Разряд 2 содержит код микрооперации уменьшения на "1" содержимого операндного счетчика 51, а разряд 3 то же для счетчика 52. Разряд 9 микрокоманды определяет, какой иэ счетчиков будет участвовать в выполнении микрокоманды, при которой содержимое одного из этих счетчиков ис- 60 пользуется в качестве адреса ячейки СОП 61 (если 9-ый разряд содержит, "0", то используется счетчик 51, если "1" вЂ” то счетчик 52.) Разряды 4 вЂ” 8 и 10 вЂ” 12 являются в дан65 элементы И 72-75, элемент ИЛИ 76, элемент НЕ 77.

Информационная магистраль (фиг,9) содержит шину 78, регистр 79, группы 80, 81 элементов И, элемен" ты ИЛИ 82, 83, 5

Рассмотрим кодирование микрокоманд.

Устройство 5 микропрограммного управления процессора выполняет микрокоманды четырех видов: информацион-10 ные, операционные с непосредственным указанием адреса и микрооперации, операционные с косвенным указанием адреса и микрооперации, передачи управления. 15

Размер слова микрокоманды вЂ” 15 двоичных разрядов, В двух старших разрядах слова микрокоманды записывается код, определяющий ее вид, а также определяющий кодирование остальных разрядов (далее приводится один из возможных вариантов коди

:рования).

Для информационных микрокоманд содержимое двух старших разрядов есть "00", а в разрядах 0 вЂ” 12 располагаются коды микроопераций, подключающих блоки и устройства процессора, а также запоминающее устройство (на фиг.1 не показано)к магист-„0 рали 4 (используется унитарное кодирование). Информационные микрокоманды управляют обменом информации между блоками и устройствами процессора, а также между процессором и внешними устройствами (на фиг.1 не показаны)., ном случае несущественными (резервными ) .

Для микрокоманд передачи управления содержимое двух старших разрядов есть "11", разряды 0 вЂ” 8 содержат адрес памяти 69 в устройстве 5 микропрограммного управления, а разряды 9 вЂ” 12 определяют направление ветвления в коммутаторе 7, т.е. определяют. выбор значения того или иного признака с целью его использования в качестве условия при выполнении передачи управления в устройстве 5.

Рассмотрим функционирование блоков и узлов процессора при выполнении отдельных микрокоманд, код которых расположен в регистре 70 устройства 5 микропрограммного управления (Фиг.8).

Пусть выполняется одна из информационных микрокоманд. Так как содержимое обоих старших разрядов равно "0", то сигнал, образующийся на первом выходе дешифратора 67, поступает на первые входы элементов И в группе 63, в результате чего на группе информационных выходов 46 появятся сигналы, соответствующие кодам микрооперации (разряды 0 вЂ” 12).

При этом сигнал с выхода 12-ro разряда через элемент 76 ИЛИ откроет группу 66 элементов И, через. элемент 77 HE закроет элемент 74 И и по первому управляющему входу обеспечит занесение в счетчик 68 кода адреса, причем его код из разрядов

12 вЂ” 15 магистрали 4 через группу 66 элементов И занесется в младшие разряды счетчика 68 (разряды 0 вЂ” 3).

Кроме того, сигнал 12-го разряда поступит на вход регистра 1 команд (фиг.б) и обеспечит занесение кода команды в операционный регистр 50 (разряды 8 вЂ” 15), счетчик 51 (разря ды 4 вЂ” 7) и счетчик 52 (разряды 0

3).

Сигнал 7-ro разряда откроет группу 53 элементов И, в результате чего содержимое разрядов 10 вЂ” 15 регистра 50 поступит на соответствующие разряды магистрали 4, что обеспечивает, например, запоминание кода команды при прерывании.

Сигнал б-го разряда откроет группу 54 элементов И, в результате чего содержимое разрядов 8 вЂ” 9 регистра 50 поступит на соответствующие разряды магистрали 4, что обеспечивает формирование адреса при выполнении команд передачи управления, а также запоминание кода команды при . прерывании.

Сигнал 5-го разряда откроет группу 55 элементов И, в результате чего содержимое счетчика 51 поступит на 4 вЂ” 7 разряды магистрали 4, что

1124298

10. обеспечивает возможность формирова-, ния константы (в операционном устройстве 3) и формирование адреса (при выполнении команд передачи управления), а также запоминание кода команды при прерывании. 5

Сигнал 4-го разряда откроет группу 56 элементов И, в результате чего содержимое счетчика 52 поступит на 0 вЂ” 3 разряды магистрали 4. Это обеспечивает те же возможности, что fp и для счетчика 51.

Сигнал 3-ro разряда по шинам 46 (фиг.5) откроет группу 43 элементов И и через элемент ИЛИ 45 обеспечит занесение содержимого разрядов 0 вЂ” 3 15 магистрали 4 через группу входов 48, группу 43 элементов И и группу 41 элементов ИЛИ в регистр 40.

Сигнал 2-ro разряда по шинам 46 откроет группу 44 элементов И, в результате чего содержимое регистра 40 через группу выходов 49 поступит на 0 вЂ” 3 разряды магистрали 4. Обе эти информационные микрооперации обеспечивают запоминание состояний процессора при прерываниях.

Сигнал 1-го разряда (фиг.9) через элемент ИЛИ 82 откроет группу 80 элементов И, в результате чего информация с магистральных шин 78 бу- З0 дет занесена в магистральный регистр 79.

Сигнал 0-го разряда через элемент ИЛИ 83 откроет группу 81 элементов И, в результате чего содержи- 35 мое магистрального регистра 79 поступит на все 16 магистральных шин 78.

Эти информационные микрооперации обеспечивают функционирование самой магистрали 4. 40

Разряды 8 вЂ” 11 информационной микрокоманды будем считать резервными.

Пусть выполняется одна из операционных микрокоманд с непосредствен- 4 ным указанием адреса и микрооперации. Так как содержимое обоих старших разрядов микрокоманды в регистре 70 есть "01", то сигнал, образующийся на четвертом выходе дешифратора 67, по шине 18 открывает группу 35 элементов И (Аиг.4). B результате содержимое девяти младших разрядов регистра 70 микрокоманд по шинам 37 через группу 35 элементов И поступит в группу 36 элементов ИЛИ.

При этом восемь младших разрядов (разряды 0 вЂ” 7) через группу выходов 39 поступает в операционное устройство 3 вЂ” код микроопераций, а разряд 8 по шине 38 « в регистр сос"60 тояний. Кроме того, выход 0-ro разряда группы выходов 39 подсоединен к входу элемента ИЛИ 82 (фиг.9), а выход 1-го разряда вЂ” к входу элемента ИЛИ 83. В результате функционирования операционного устройства 3, код состояний из блока 59 через группу выходов 47 поступает на вход регистра 2 состояний. Сигнал на входе 38 открывает группу 42 элементов И и через элемент ИЛИ 45 обеспечивает занесение кода состояний в регистр 40 (через группу 42 элементов И и группу 41 элементов ИЛИ).

Кроме того, сигнал с -выхсча 18 поступает на вход адресного коммутатора 6 и открывает группу 11 элементов И. В результате содержимое разрядов 9 вЂ” 12 регистра 70 микроко)манд по цепи: шины 17 вЂ” группа 11 элементов И вЂ” шины 14 группа 13 элементов ИЛИ, поступает на память 61 операционного устройства 3 вЂ” адрес ячейки памяти.

Рассмотрим работу операционного устройства 3 (Фиг.7).

Группа микроопераций, которые устройство 3 выполняет, кодируется

8-разрядным кодом и содержит микрооперации управления памятью 61 (разряды 0 вЂ” 1 ): чтение ячейки с выдачей ее содержимого на магистраль 4 (разряд "0") и запись информации из сдвигателя 60 (разряд 1), микрооперации управления сдвигателем 60 (разряды 2 вЂ” 3): пропуск информации из блока 59 (код 111, пропуск со сдвигом влево (код 10), пропуск со сдвигом вправо (код 01) и запрет прохождения информации (код 00), микрооперацию занесения кода в регистр 62 (разряд 4), микрооперации управления блоком 59 (разряды 5 вЂ” 7): отрицание кода из магистрали 4 (код 000), пропуск информации из регистра 62 (код 001), пропуск информации из магистрали 4 (код 010 1, сложение (код 011 ), вычитание кода, поступающего из магистрали 4, из содержимого регистра 62 (код 100), логическое умножение (код 101), логическое сравнение (код 110) и логическое сложение (код 111). ! !

Пэдобный набор микроопераций позволяет выполнить любую из микроопераций блока 59 и сдвигателя 60 над содержимым регистра 79 магистрали и регистра 62 с засылкой результата в произвольную ячейку памяти 61, адрес которой определяется кодом на групге входов 14. Кроме того, можно переслать содержимое любой из ячеек СОП 61 в регистр 79 магистрали.

Результат ряда микроопераций можно заслать в регистр 62.

Таким образом, данный тип микрокоманд обладает несколькими полями с различным. .кодированием. Так, например, микрокоманда с кодом

010110110100110 означает, что по данной операционной микрокоманде с непосредственным указанием адреса

1124298

12 и микрооперации содержимые магистрального регистра 79 и регистра 62 поступят в АЛВ 59, откуда после выполнения логического умножения результат поступит в сдвигатель 60.

Иэ последнего код, сдвинутый вправо на один разряд, поступает в СОП 61 и записывается в ячейку с адресом "б". При этом код состояний, сформированный в результате выполнения операции, заносится в регистр 40.!О

Пусть выполняется одна из операционных микрокоманд с косвенным указанием адреса и микрооперации. Так как содержимое обоих старших разрядов микрокоманды в регистре 70 есть

"10", то сигнал, образующийся на третьем выходе дешифратора 67, открывает элементы И 72, 73 и через выход 19 поступает на вход адресного коммутатора 6 и на вход операцион-20 ного .коммутатора 8, подключая их к работе. Операционное устройство 3, (магистраль 4 и регистр 2 состояний работают аналогично.

В операционном коммутаторе 8 2S (фиг.4)имеется дешифратор 34,содержащий словари микроопераций в виде 9-разрядных кодов. Адрес слова дешифратора 34 состоит из шести разрядов и складывается из 4-разряд-ного кода, определяющего базовый адрес словаря, и двух разрядов, определяющих номер слова в словаре.

Базовый адрес словаря подается из операционного регистра 50 (разряды 8 вЂ” 11) по шинам 26. Номер слова в. словаре (два младших разряда адреса ) указывается в двух младших разрядах (разряды 0 вЂ” 1) самой микрокоманды и поступает через группу 37 входов операционного коммута- 40 тора 8, При поступлении сигнала на вход 19 срабатывает дешифратор 34 и по заданному адресу формирует

9-разрядный код, который через группу 36 элементов ИЛИ поступает на вы- 45 хбды 38 и 39 коммутатора 8. В адресном коммутаторе 6 (фиг.2) имеется дешифратор 12, который по .сигналу с входа 19 осуществляет стробирование группы 9 или 10 элементов И, для чего его первый вход соединен с младшей из четырех шин группы 17 входов, т;е. с разрядом 9..

Если этот разряд равен "0", то сигнал с первого выхода дешифратора 12 открывает группу 9 элементов И, в результате че î содержимое операндного счетчика 51 по цепи шины 15 группа 9 элементов И - группа 13 .элементов ИЛИ - выход 14 поступает на адресные входы СОВ 61. Если этот 60 разряд равен "1", то сигнал со второго выхода дешифратора 12 открывают группу 10 элементов И, в результате чего содержимое операндного счетчика 52 по цепи шины 16 вЂ” груп-1 65 па 10 элементов И вЂ” группа 13 элементов ИЛИ и т.д. поступает на адресные входы СОП 61. Таким ббразом, в адресном коммутаторе б осуществляется выбор того или иного операндного счетчика для использования его содержимого в качестве адреса операнда.

Так как элементы И 72, 73 открыты, то при наличии "1" во 2-м разряде регистра 70 микрокоманд срабатывает элемент И 72, сигнал с его выхода 57 уменьшает на "1" содержимое счетчика 51. Если "1" име.вЂ” ется в З-ем.разряде регистра 70, то срабатывает элемент И 73, сигнал с его выхода 58 уменьшает на "1" содержимое счетчика 52.

Данный тип микрокоманд позволяет выполнить любую микрооперацию, используя в качестве адресов операнд содержимое любого из операндных счетчиков, а в качестве кода микроопераций вЂ” код, вновь сформированный в дешифраторе 34, в качестве адреса для которого используются разряды команд и разряды микрокоманды.

Количество операндных счетчиков мо-. жет быть увеличено до 16 (разряды

9 вЂ” 12), причем разряды 4-- 8 микро-, команды являются резервными.

Иикрокоманды передачи управлен

Процессор с микропрограммным управлением

Патент 1124298