Устройство для распределения заданий процессорам

Устройство для распределения заданий процессорам

Иллюстрации

Показать все

Реферат

 

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ , содержащее в каждом канале группы элементов И, группу элементов ИЛИ, регистр готовности процессоров и две группы блоков элементов И, о т л и чающееся тем, что, с целью рас11Ш рения области применения устройства за счет воэможности его использования в неоднородных вычислительных системах,устройство содержит в каждом канале регистр кода группы процессоров и схему сравне- , ния, причем кодовые входы устройства соединены с первыми входами элементов мИ группы-в каждом канале , вторые входы которых соедине ны с выходом схемы сравнения своего канала (К первая и вторая группы входов которой соединены соответственно с группой инфорационных входов устройства и группой выходов регистра готовности процессоров своего канала,выходы элементов И группы в каждом канале соединены с группой входов первого блока элементов И первой группы своего канала и группой в,ходов первого блока элементов И второй группы своего канала, прямой и инверсный выходы разрядов регистра кода группы процессоров в каждом канале, креме выходов последнего разряда этого регистра, соединены с управляющими входами одноименных блоков элементов И соответственйо первой и -второй групп, прямой выход последнего разряда регистра кода, группы .процессоров в каждом канале -соединен с управлякицим входом последнего блока элементов И второй группы своего канала,выходы каждого блока элементов И первой группы, кроме выходов последнего блока в каждом канале, соединены с группами входов следукяоих блоков элементов.И пе1Ьвой и второй групп своих каналов, выходы последнего блока элементов И первой группы в каждом канале соединены с группой уходов последнего блока элементов И второй группы своего канала, каждый сигнальный вход устройства соединен с входом сброса одноименного разряда регистра кода групйы процессоров Nd i :о каждого канала, группа выходов каждого блока элементов И второй группы каждого канала .является соответствующей группой выходов устройства и соединена с входами одноименного элемента ИЛИ группы Ьвоего канала, выход каждого элемента ИЛИ группы соединен с единичным входом .одноименного разряда регистра кода группы процессоров своего канала.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕО.(ИХ

РЕСПУБЛИН

3(5D G 06 F 9 46 (1

OllHGAHHE ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3637272/24-24 (22) 29 ° 08.83 (46) 15.11.84. Бюл. Р 42 (72) Н.И.Крылов и В.М.Полищук (53) 681.325(088,8) (56) .1.Авторское свидетельство СССР

Р 468240, кл. G 06 F 9/00, 1975.

2. Авторское свидетельство СССР

Р 629538, кл. G 06 F 9/00, 1978 (прототий) . (54)(57) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМ содержащее в каждом канале группы элементов И, группу элементов ИЛИ, регистр готовности процессоров и две группы блоков элементов И, о т л ич а ю щ е е с я тем, что, с целью расюирения области применения устройства за счет воэможности его использования в неоднородных вычисли тельных системах, устройство содержит в каждом канале регистр кода группы процессоров и схему сравнения, причем кодовые входы устройства соединены с первыми входами элементов . И группы.в каждом канале, вторые входы которых соединены с выходом схемы сравнения своего канала первая и вторая группы входов которой соединены соответственно с группой инфорационных входов устройства и группой выходов регистра готовности процессоров своего канала, выходы элементов И группы в каждом канале соединены с группой входов первого блока элементов И первой группы. своего

„„SU„„1124309 A канала и группой входов первого блока элементов И второй группы своего канала, прямой и инверсный выходы разрядов регистра кода группы процессоров в каждом канале, кроме выходов последнего разряда этого регистра, соединены с управляющими входами одноименных блоков элементов И соответственно первой и второй групп, прямой выход последнего разряда регистра кода группы процессоров в каждом канале .соединен с управляющим входом последнего блока элементов

И второй группы своего канала,выходы каждого блока элементов И йервой группы, кроме выходов последнего блока в каждом канале, соединены с Е

И группами входов следующих блоков элементов.И пефвой и второй групп своих каналов, выходы последнего блока элементов И первой группы в каждом канале соединены с группой входов последнего блока элементов И второй группы своего канала, каждый сигнальный вход устройства соединен с вхоцом сброса одноименного разряда регистра кода группы процессоров каждого канала, группа выходов каждого блока элементов И второй группы каждого канала, является соответствующей группой выходов устройства и соединена с входами одноименного элемента ИЛИ группы своего канала, выход каждого элемента ИЛИ группы соединен с единичным входом,одноименного разряда регистра кода группы процессоров своего канала.

1124309

Изобретение относится к вычислительной технике, в частности к устройствам распределения заданий между процессорами, и может быть использовано в неоднородных многопроцессорных вычислительных системах для распределения нагрузки между процессорами.

Известно устройство обмена, содержащее линейный блок, .блок управления обменом, счетчик номера абонен- 10 та, дешифраторы, регистр готовности абонентов, схему сборки сигналов требований обмена (1), Недостатками известного устройства являются низкое быстродействие и сложность.

Наиболее близким к предлагаемо му по технической сущности является устройство для распределения заданий процессорам, содержащее блок управления, к первому входу которого подключен выход элемента ИЛИ, к вто" рым входам блока управления подключены выходы регистра готовности процессоРов, а к тРетьим входам— шины необходимого числа процессоров, первый и второй выходы блока управления соединены с входами регистра сдвига„ третий выход блока управления подключен к шине отказа от распределения заданий, выходы регистра сдвига подключены к входам элемента ИЛИ и к первым входам каждой из и групп элементов И,к вторым входам которых подключены соответствующие выходы регистра готовности процессоров, к третьим входам элементов И подключены шины номера задания, выходы каждой группы элементов И соединены с соответствующими входами группы элементов 40

ИЛИ, выходы которых соединены с нулевыми входами регистра сдвига и регистра готовности процессоров, к входам процессоров подключены выходы соответствующих групп элемен- 45 тов И, а выходы процессоров соеди- . нены с единичными входами регистра готовности процессоров (2) °

Цель изобретения — расширение области применения устройства за счет возможности его использования в неоднородных вычислительных системах.

Поставленная цель достигается тем, что в многоканальное устройство для распределения заданий процессорам, содержащее в каждом канале группы элементов И, группу элементов

ИЛИ, регистр готовности процессоров и две группы блоков элементов И, введены в.каждом канале регистр кода 60 группы процессоров и схема сравнения, причем кодовые входы устройства соединены с первыми входами эле ментов И группы в каждом канале, чюторые входы которых соединены с - 65 выходом схемы сравнения своего канала, первая и вторая группы входов которой соединены соответственно с группой информационных входов устройства и группой выходов регистра готовности процессоров своего канала, выходы элементов И группы в каждом канале соединены с группой входов первого блока элементов И первой группы своего канала и группой входов первого блока элементов И второй группы своего канала, прямой и инверсный выходы разрядов регистра кода группы процессоров в каждом канале, кроме выходов последнего разряда этого регистра, соединены с управляющими входами одноименных блоков элементов и соответственно первой и второй групп, прямой выход последнего разряда регистра кода группы процессоров в каждом канале соединен с управляющим входом последнего блока элементов И второй группы своего канала, выходы каждого блока элементов И первой группы, кроме выходов последнего блока в каждом канале, соединены с группами входов следующих блоков элементов И первой и второй групп своих каналов, выходы последнего блока элементов И первой группы в каждом канале соединены с группой входов последнего блока элементов И второй группы своего канала, каждый сигнальный вход устройства соединен с входом сброса одноименного разряда регистра кода группы процессоров каждого канала, группа выходов каждого блока элементов И второй группы каждого канала является соответствующей группой выходов устройства и соединена с входами одноименного элемента ИЛИ группы своего канала, выход каждого элемента

ИЛИ группы соединен с единичным входом одноименного разряда регистра кода группы процессоров своего канала.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит в каждом из каналов регистр 1 готовности процессоров, регистр 2 кода группы процессоров, схему 3 сравнения, группу из элементов И 4, группу элементов И 5, группу блоков элементов И б,группу элементов ИЛИ 7, сигнальные входы 8 устройства, выходы 9 ус-.ройства, кодовые входы 10 устройства, информационные входы 11 устройства.

Устройство работает следующим образом.

В исходном состоянии регистры

1 находятся в нулевом состоянии.

Это означает, что все процессоры свободны и готовы к приему зада1124309.Н

ВНИИПИ Заказ 8281/38 Тираж 698 Поддисное

Филиал ППП "Патент", г. Ужгород, ул.Проектная, 4 ний. В регистры 2 заносят код своей. группы. Задания, которые подаются на вход устройства, содержат информационную и содержательную части.

Информационная часть подается на входы 11. Количество типов зада- 5 ний соответствует количеству групп процессоров. Код, подаваемый на входы 11, должен соответствовать одному иэ кодов, записанных в регистрах 2. Содержательная часть за- 1Q дания содержит информацию, достаточную для того, чтобы процессор мог выполнить данное задание °

11ри поступлении задания на входы

10 и 11 устройства схема 3 сравнения 5 сравнивает код типа задания с кодом группы процессоров. При совпадении кодов на выходе схемы 3 сравнения появляется сигнал, который открывает элементы соответствующего канала, и содержательная часть задания через открытые элементы И 4 поступает в один соответствующий канал.

Поступившее в канал задание через открытые элементы И 6 проходит на первые выходы 9 (в первый процессор), одновременно с выхода элемента

ИЛИ 7 первый триггер регистра 1 устанавливается в единичное состояние.

Первые элементы И 6 закрываются, а элементы И 5 открываются, тем самым подготавливая Запи"ь очередного задания во второй процессор по шинам

9 . Второе поступившее в канал задание поступает по выходу 9 во второй процессор, второй триггер регистра 1 устанавливается в единичное состояние и подготавливает по-. ступление очередного задания на следующие выходы 9 в очередной процессор, После выполнения задания в процессоре на соответствующий: вход 8 от процессора поступает сигнал,который устанавливает соответствующий триггер регистра 1 в нулевое состояние. Очередное задание, поступающее в канал, проходит в один иэ свободных процессоров по шинам 9, начиная с первой., Таким образом, поступающее на вход устройства задание проходит в соответствующий типу задания канал, а в канале в первый из свободных процессоров.

Применение изобретеиия позволяет расширить область применения устройства.