Микро-эвм
Иллюстрации
Реферат
1. МИКРО-ЭВМ, содержащая блок памяти, группу п блоков сопряжения с внешними устройствами, микропроцессор и блок управления, содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, тригтГер готовности, четыре элемента И, генератор импульсов, одновибратор и группу п элементов И, i-e ( i 1,2,3,..., n) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом i-ro блока сопряжения с внешними устройствами, выходы первого , второго и третьего элементов ИЛИ соединены соответственно с входом установки в единицу триггера прерывания , с информационным входом триггера захвата и с информационным входом триггера готовности,входы сброса которых соединены с выходом первого элемента И и с первым управляющим входом микропроцессора,первый вход первого элемента И соединен с первыми входами второго,третьего и четвертого элементов И и .элементов И .группы,с вторым управляю1цим входом i ьшкропроцессора, с выходом генератора импульсов и.с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соединен с вторым входом второго элемента И и с первым управлякадим выходом микропроцессора , выходы триггера прерывания , триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и пятым управляющими входами микропроцессора , вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими выходами микропроцессора , второй вход 1-го элемента И группы соединен соответственно с в i -м управлякяцим выходом группы микропроцессора, второй вход первого элемента И соединен со входом начальной установки микро-ЭВМ, (п +1)-и вход третьего элемента ИЛИ соединен с выходом одновибратора, вы-s jV ход i-ro элемента И группы соединен. соответственно с управляющим входом i-ro блока сопряжения с внешними .устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и со входом записи блока памяти , информационный вход микропро цессора соединен с информгщионными входами блока памяти и блоков сопряжения с внешними устройствами, ий-, Формационный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения, отличающаяся тем, что, с целью повышения быстродействия, она дополнительно содержит блок сравнения и счетчик адреса, причем информационный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом блока сравнения, второй информационный вход которого соединен с адресными входами блока памяти и
CGO3 СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН (1% (И) МЮ 6 06 F 15 00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (21) 3480403/18-24 (22) 13.08.82 (46) 15.11.84 Вюл. М 42
ЦЗСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫЛИ (72) Ю.Я.Пушкарев и Д.В.Полонский (53) 681.3 (088.8) (56) 1.77/40643 Микропроцессорные модули (Система SAB 8080-ВИП-NA5487 Г - 103 с). Материалы фирмы
Siemens AG, ФРГ, 1976/77, р. 97. 2.79/61241 Микропроцессоры—
ВИП-NA-84254 а ., 186 с . Inpotech International, Великобритания.
State of Art Report Microprocessors, 1977, М 2, Invited Papers, р. 242345 (прототип). (54)(57) 1. МИКРО-ЭВМ, содержащая блок памяти, группу и блоков сопряжения с внешними устройствами, микропроцессор и .блок управления, содержащий три элемента ИЛИ, триггер прерываний, триггер захвата| триг-. гер готовности, четыре элемента И, генератор импульсов, одновибратор и группу и ээллееммееннттоов в ИИ, -е ((=
1, 2, 3,..., n ) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом i-го блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом ус тановкк в единицу триггера прерывания,с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого лемента И к с первым управляющим входом микропроцессора,первый вход первого элемента И соединен с первыми входами второго, третьего к четвертого элементов Й и .элементов И группы,с вторым управляющим входом микропроцессора, с выходом генератора импульсов и.с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соединен с вторым входом второго элемента И и с первым управляющим выходом микропроцессора, выходы триггера прерывания, триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и пятым управляющими входами микропроцессора, вторые входы третьего к четвертого элементов И соединены соответственно с вторым и третьим управляющими выходами микропроцессора, эторой вход i-го элемента И группы соединен соответственно с
i --м управляющим выходом группы микропроцессора, второй вход первого элемента И соединен со входом начальной установки микро-ЭВМ. (n +1)-й вход третьего элемента ИЛИ соединен с выходом одновибратора, вы- ход i-го элемента И группы соединен соответственно с управляющим входом
i--ro блока сопряжения с внешними .устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и со входом записи блока памяти, информационный вход микропроцессора соединен с информационными входами блока памяти и блоков сопрякения с внешними устройствами, ин-, формационный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения, отличающаяся тем, что, с целью повышения быстродействия, оиа дополнительно содержит блок сравнения и счетчик адреса, причем информационный вход счетчкка адреса соединен с адресным выходом микропроцессора к с первьва кнформационнъаа входом блока сравнения, второй кнфор мационный вход которого соединен с адрескьвюк входамк блока памяти к
1124316 блоков сопряжения с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, вход сброса счетчика адреса соединен с выходом первого элемента
И, вход записи счетчика адреса соединен с входом одновибратора и с выходом блока сравнения, стробирующий вход которого соединен с выходом четвертого элемента И.
2. Микро-ЭВМ по п.1, о т л и ч а ю щ а я с я тем, что микропроцессор содержит регистр первого операнда, регистр второго операнда, флаговый регистр, регистр команд, первый и второй коммутаторы, дешифратор, арифметико-логическое устройство, регистровое запоминающее устройство и блок .микропрограммного управления, первый управляющий выход которого соединен с входами записи регистра первого операнда и регистра второго операнда, выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым информационными входами арифметико-логического устройства, вход кода операции которого соединен с вторым управляющим выходом блока микропрограммного управления и с входом записи флагового регистра, выход которого соединен с входом переноса арифметико-логического блоisa выход переноса которого соединен с первым информационным входом перного коммутатора, второй информационный вход которого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход второго коммутатора соединен с первым. выходом пер вого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора, второй информационный вход второго коммутатора соединен с первым информационным выходом регистрового запоминающего устройстBB: второй информационный выход которого является адресным выходом микропроцессора, вход записи регистра команд, управляющие входы первого и второго коммутаторов и первый вход чтения-записи регистровго запоминающего устройства подключены к третьему управляющему выходу блока микропрограммного управления, вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управляющих входов регистрового запоминающего устройства, второй выход первого коммутатора является
-информационным выходом микропроцессора, третий информационный вход первого коммутатора является информационным входом микропроцессора, первый, второй, третий., четвертый и пятый управляющие входы блока микропрограммного управления являются соответственно первым, вторым, третьим, четвертым и пятым управляющими входами микропроцессора, четвертый, пятый и шестой управляющие выходы блока микропрограммного управления являются соответственно первым, вторым и третьим управляющими выходами микропроцессора, группа управляющих выходов блока микропрограммного управления является группой управляющих выходов микропроцессора.
3. Микро-ЭВМ по пп.1 и 2, о т л и ч а ю щ а я с я тем, что блок микропрограммного управления содержит счетчик, блок памяти микрокоманд, три дешифратора, два элемента ИЛИ и три элемента И, причем первый вход первого элемента ИЛИ соединен с первым управляющим входом блока и с первым управляющим выходом блока, второй вход первого элемента ИЛИ соединен с выходом первого дешифратора, второй выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пятым и четвертым управляющими входами блока, третий выход дешифратора соединен с первым входом третьего элемента И, второй вход которого соединен с третьим управляющим входом блока, выход первого элемента
И соединен, с входом младшего разряда адреса блока памяти микрокоманд, выход второго элемента И соединен с третьим управляющим выходом блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен со вторым управляющим входом блока, информационный выход . счетчика соединен с входом младшей части адреса блока памяти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, первый выход которого соединен с входом первого дешифратора, второй выход блока памяти микрокоманд соединен с входом второго дешифратора„ первый, второй и третий выходы которого соединечы соответственно с четвертым, пятым и шестым управляющими выходами блока, группа выходов второго дешифратора является группой, управляющих выходов блока, третий выход блока памяти микрокоманд соединен с входом третьего дешифратора, выход которого соеди- нен со вторым управляющим выходом блока.
1124316
Изобретение относится к вычислительной технике и может быть использовано в системах управления.
Известна микро-ЭВМ, содержащая микропроцессор, блок памяти, блок управления, регистр состояния и бло- 5 ки сопряжения с внешними устройствами (1 ).
Недостатком данной микро-ЭВМ является низкое быстродействие. Это обусловлено тем, что при считывании 10 микропроцессором информации из блока памяти производится приостановка работы микро-ЭВМ на время, требуемое для выборки информации из блока памяти ° 15
Наиболее близкой к предлагаемой по технической сущности является микро-ЭВМ, содержащая блок памяти, группу ь блоков сопряжения с внешними устройствами, микропроцессор и блок управления, содержащий три элемента ИЛИ, триггер захвата, триггер готовности; четыре элемента И, генератор импульсов, одновибратор и группу и элементов И, i-e (1,2,3... ) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом i-ãî блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ сое-30 динены соответственно с запросным выходом -ro блока сопряжения с внешними. устройствами, выходы первого второго и третьего элементов
ИЛЙ соединены соответственно с вхо- З5 дом установки в единицу триггера прерывания, с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого элемента И и с первым управляющим входом микропроцессора, первый вход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов Й и элементов И группы, с вторым управля- 45 ющим входом микропроцессора, с вы- . ходом генератора импульсов и с входа- ми синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соеди- 50 нен с вторым входом второго элемента
И и с первым управляющим выходом микропроцессора,выходы триггера прерывания, триггера захвата и триггера готовности соединены соответственно 55 с третьим,.четвертым и пятым управляющими входами микропроцессора, вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими 60 входами микропроцессора, второй вход
i-го элемента И группы соединен соответственно с 4-м управляющим в)яходом группы микропроцессора, второй вход первого элемента И соединен с входом начальной установки микро-ЭВМ; 65 (n +1)-й вход третьего элемента ИЛИ соединен с выходом одновибратора, выход i-ro элемента И группы соединен соответственно с управляющим входом i-ro блока сопряжения с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и входом записи блока памяти, информационный вход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения с внешними устройствами, информационный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения (23.
Недостатком известной микро-ЭВМ является низкое быстродействие. Это обусловлено тем, что при считывании микропроцессором информации из блока памяти производится приостановка работы микро-ЭВМ на время, необходимое для выборки информации из памяти. цель изобретения — повышение быстродействия микро-.ЭВМ.
Поставленная цель достигается тем, что в микро-ЭВМ, содержащую блок памяти, группу и блоков сопряжения с внешними устройствами, микропроцессор и блок управления, содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, триггер готовности, четыре элемента И, генератор импульсов, одновибратор и группу и элементов Й, -е (= 1,2,3..., и) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом -го блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом установки в
: единицу триггера прерывания, с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого элемента И и с первым управляющим входом микропроцессора, первый вход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И и элементов И группы, с вторым управлякяцим входом микропроцессора, с выхода генератора импульсов и с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соединен с вторым входом второго элемента И и с первым управляющим выходом микропроцессора, выходы триггера прерывания, триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и пятым управляющими входами микропроцессора, вторые входы третьего и четвертого эле.
1124316
65 ментов И соединены соответственно с вторым и третьим управляющими выходами микропроцессора, второй вход
i-ro элемента И группы соединен соответственно с -м управляющим выходом группы микропроцессора, второй вход первого элемента И соединен с входом начальной установки микроЭВМ, (n+1)-й вход третьего элемента ИЛИ соединен с выходом одновибратора, выход 1-ro элемента И группы соединен соответственно с управляющим входом )-.го блока сопряжения с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и с входом записи блока памяти, информационный вход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения с внешними устройствами, информаЦионный выход микропроцессора соединен с информационными входами блока памяти и блоков сопряжения, введены блок сравнения и счетчик адреса, причем информационный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом . блока сравнения, второй информационный вход которого соединен с адресными входами блока памяти и блоков сопряжения с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, вход сброса счетчика адреса соединен с выходом первого элемента И, вход записи счетчика адреса соединен с входом одновибратора и с выхо дом блока сравнения, стробирующий вход которого соединен с выходом четвертого элемента И.
Кроме того, микропроцессор содержит регистр первого операнда, регистр второго операнда, флаговый регистр, регистр команд, первый и второй коммутаторы, дешифратор, арифметикологическое устройство, регистровое запоминающее устройство и блок микропрограммного управления, первый управляющий выход которого соединен с входами записи регистра первого операнда и регистра второго операнда, выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым информационными входами арифметикологического у тройства, вход кода операции которого соединен с вторым управляющим выходом блока микропрограммного управления и с входом записи флагового регистра, выход. которого соединен с входом переноса арифметико-логического блока, выход пере.носа которого соединен с первым информационным входом первого коммута.тора, второй информационный вход ко
50 торого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход второго коммутатора соединен с первым выходом первого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора, второй информационный вход второго коммутатора соединен с первым информационным выходом регистрового запоминающего устройства, второй информационный выход которого является адресным выходом микропроцессора, вход записи регистра команд, управляющие входы первого и второго коммутаторов и первый вход чтения-записи регистрового запоминающего устройства подключены к третьему управляющему выходу блока микропрограммного управления, вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управляющих входов регистрового запоминающего устройства, второй выход первого коммутатора является информационным. выходом микропроцессора, третий информационный вход первого коммутатора является информационным входом микропроцессора, первый, второй, третий, четвертый и пятый управляющие входы блока микропрограммного управления являются соответственно первым, вторым, третьим, четвертым и пятым управляющими входами микропроцессора, четвертый, пятый и шестой управляющие выходы блока микропрограммного управления являются соответственно первым, вторым и третьим управляющими выходами микропроцессора, группа управляющих выходов блока микропрограммного управления является группой управляющих выходов микропроцессора. !
Кроме того, блок микропрограммного управления содержит счетчик, блок памяти микрокоманд, три дешифратора, два элемента ИЛИ и три элемента И, причем первый вход первого элемента
ИЛИ соединен с первым управляющим входом блока и с первым управляющим выходом блока, второй вход первого элемента ИЛИ соединен с выходом первого дешифратора, второй выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пятым и четвертым управляющими входами блока, третий выход дешифратора соединен с первым входом третьего элемента И, второй вход которого соединен с третьим управляющйм входом блока, выход первого элемента И, соединен с входом младшего разряда
1124316
Блок 3 управления (фиг. 3) содер- 60 жит генератор 22 импульсов, триггер 23 прерывания, триггер 24 захвата и триггер 25 готовности, элементы
ИЛИ 26, 27 и 28, элементы И 29-34 и одновибратор 35.
65 адреса блока памяти мнкрокоманд, выход второго элемента И соединен с третьим управляющим выходом блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И„ выходы первого и второго элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен с вторым управляющим входом 10 блока, информационный выход счетчика соединен с входом младшей части адреса блока памяти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, )5 первый выход которого соединен с входом первого дешифратора, второй выход блока памяти микрокоманд соединен с входом второго дешифратора, первый, второй и третий выходы кото- 0 рого соединены соответственно с четвертым, пятым и шестым управляющими выходами блока, группа выходов второго дешифратора является группойуправляющих выходов блока, третий выход блока памяти микрокоманд соединен с .входом третьего дешифратора, выход которого соединен с вторым управляющим выходом блока.
На фиг. 1 представлена схема предлагаемой микро-ЭВМ; на фиг. 2 схема микропроцессора; на фиг. 3 схема блока управления; на фиг. 4 схема блока сопряжения с внешними устройствами; на фиг. 5 — схема блока сравнения; на фиг. б — схема . 35 арифметико-логического устройства; на фиг. 7 — схема блока микропрограммного управления; на фиг. 8 временная диаграмма работы микроЭВМ.
Микро-ЭВМ содержит микропроцессор 1, блок 2 памяти, блок 3 управления, группу блоков 4 сопряжения с внешними устройствами, счетчик 5 адреса, блок б сравнения и вход 7 начальной установки.
Микропроцессор 1 (фиг, 2) содержит регистр 8 первого операнда, регистр 9 второго операнда, флаговый регистр 10, регистР 11 команд, ком- 50 мутаторы 12 и 13, дешифратор 14, блок 15 микропрограммного управления, регистровое запоминающее устройство 16, содержащее группу регистров 17 общего назначения, регистр 18 55 указателя стека, счетчик 19 команди регистр 20 адреса. Кроме того, микропроцессор содержит арифметикологическое устройство 21.
Блок 4 сопряжения с внешними устройствами (фиг. 4) содержит де шифратор 36, коммутатор 37, входные
38 и выходные 39 формирователи управляющих сигналов °
Блок 6 сравнения (фиг. 5) содержит группу элементов И 40 и элемент
И 41.
Арифметико-логическое устройство
21 (фиг. 6) содержит сумматор 42, блок 43 элементов И, блок 44 элементов ИЛИ, блок 45 элементов НЕ, блок
46 элементов НЕ, дешифратор 47 операций, блоки 48-52 элементов И и блок элементов ИЛИ 53.
Блок 15 микропрограммного управления (фиг. 7) содержит счетчик 54, блок 55 памяти микрокоманд, дешифраторы 56, 57 и 58, элементы И 59,60 и 61 и элементы ЙЛИ 62 и 63.
На временной диаграмме работы микро-ЭВМ показаны тактовые импульсы 64 на выходе генератора 22, сигнал 65 адреса на адресном выходе микропроцессора 1, сигнал 66 на выходе счетчика 5 адреса, сигнал
67 на выходе элемента И 33, сигнал
68 на выходе блока 6 сравнения, сигнал 69 готовности на выходе триггера 25, сигнал 70 чтения памяти на выходах элементов И 29-32.
Микро-ЭВМ работает следующим образом.
Для приведения микро-ЭВМ в исходное состояние на вход элемента И 34 поступает единичный сигнал, в результате чего на выходах блока 3 упраьления вырабатываются сигналы начальной установки. По этим сигналам устанавливается s ноль счетчик
5 адреса, регистр 11 команд, регистр
20 адреса и счетчик 54.
По мере выработки импульсов 64 синхронизации генератором 22 в MHl(po
ЭВМ выполняются действия в соответствии с программой (набором команд), хранимой в блоке 2 памяти. Каждая . команда выполняется в течение нескольких циклов операций (на фиг. 10 циклы операций обозначены римскими цифрами). В свою очередь, каждый цикл операции выполняется в течение нескольких тактов (на фиг. 8 все циклы операций состоят из пяти тактов).
В первом цикле операции выполнения каждой команды микропроцессор 1 производит считывание самой команды из блока 2 памяти. При этом в первом такте каждого цикла операции микропроцессор 1 выставляет на адресный выход адрес 65 необходимой ячейки блока 2 памяти. В начале каждого цикла операции микропроцессор 1 вырабатывает на управляющем выходе сигнал, указывающий на начало цикла операции. Этот сигнал на элементе
И 33 в блоке 3 управления стробиру1124316 ется импульсом с выхода генератора
22, в результате чего вырабатывается сигнал 67. Во втором такте каждого цикла операции микропроцессор 1 производит проверку значений сигналов готовности, захвата и прерыва- 5 ния, поступающих с соответствующих триггеров 23-25 на управляющий вход микропроцессора 1. Если значения этих сигналов не активны, микропроцессор переходит к выполнению треть- 10 его такта цикла операции. В третьем такте первого цикла операции микропроцессор-1 вырабатывает на управляющем выходе сигнал, указывающий на то, что из блока 2 памяти производится чтение команды. Блок 3 управления вырабатывает сигнал 70. Команду, считываемую из блока 2 памяти, 40
45 из блока 55 памяти выбирается соответствующий управляющий код. По мере пересчета счетчика 54 из блока 55 50 памяти последовательно выбираются управляющие коды, в результате чего на выходах дешифраторов 56, 57 и 58 вырабатываются управляющие сигналы, при помощи которых выполняется принятая команда.
Во втором цикле „(фиг. 8) операции принятой команды производится считывание вспомогательной информации из блока 2 памяти. При этом в первом такте микропроцессор 1 выстав- 60 микропроцессор 1 принимает в регистр
11 команд. По заднему фронту сигнала
70 к счетчику 5 адреса прибавляется единица (позиция 66), в результате чего заранее подготавливается адрес следующей команды или необходимой информации. В зависимости от принятой команды микропроцессор 1 в четвертом и пятом тактах цикла операции производит внутренние действия (различные пересылки, арифметикологические операции и др.). Арифметико-логические операции микропроцессор 1 выполняет над двумя операндами, находящимися в регистрах 8 и 9. В зависимости от заданной операции на одном из выходов дешифратора 47.вырабатывается единичный сигнал. По этому сигналу открывается одна из групп блокирующих элементов
И 48-52, и результат соответствующей операции передается на выход арифметико-логического устройства 21. Результат операции пересылается в регистр 8 или в один из регистров ре-. гистрового запоминающего устройства
16. Управление этими манипуляциями осуществля т блок 15 микропрограммного управления.
В зависимости от принятой команды ляет адрес необходимой информации на адресный выход. При естественном порядке следования адресон микропро" цессор 1 вычисляет адрес следующей команды (информации) путем прибавле20
35 нйя единицы к текущему адресу. При совпадении адресов на выходе счетчика 5 и адресном выходе микропроцессора 1 необходимая информация в блоке 2 памяти оказывается заранее выбранной. В третьем такте по сигналу
70 считывается из блока 2 памяти в микропроцессор 1 соответствующая информация, а к содержимому счетчика
5 прибавляется единица. В четвертом и пятом .тактах цикла „операции выполняются внутренние действия микропроцессора 1. На этом завершается выполнение текущей команды.
В первом цикле rz операции выполнения следующей команды производится считывание микропроцессором 1 команды из бчока 2 памяти. В первом такте цикла I> операции микропроцессор 1 выставляет адрес следующей команды на адресный выход. Например, этот адрес формировался с нарушением естественного порядка (условный или безусловный переход). Тогда адрес на выходе счетчика 5 адреса не совпадает с адресом на выходе микропроцессора 1. На выходе блока 6 сравнения вырабатывается сигнал 68. По этому сигналу адрес с выхода микропроцессора 1 заносится в счетчик 5 адреса, а одновибратор 35 запускается. Сигналом с выхода одновибратора
35 устанавливается в единицу триггер 25 готовности, в результате чего вырабатывается сигнал 69. Во втором такте при проверке микропроцессором 1 значения сигнала 69 готовнос ти на выходе дешифратора 56 выраба-. тывается единичный сигнал, открывающий элемент И 59. Так как сигнал 69 имеет активное единичное значение, срабатывает элемент И 59, в результате чего блокируется работа счетчика 54.
Поэтому в третьем такте цикла tz операции при выдаче сигнала 70 работа микропроцессора 1 приостанавливается на время, необходимое для перевыбора информации иэ блока 2 памяти по вновь занесенному н счетчик 5 адресу. Время приостановки определяется времязадающими характеристиками одновибратора 35. После отработки одновибратором 35 интервала приостановки снимается сигнал 69, после чего микропроцессор 1 возобновляет свою работу. Из блока. 2 памяти считывается необходимая команда. По заднему фронту сигнала 70 к содержимому счетчика 5 адреса прибанляется единица, и в дальнейшем работа микро-ЭВМ производится аналогичным образом.
В процессе работы микро-3BN микропроцессор 1 может обращаться к внешним устройствам. При этом по адресу с выхода счетчика 5 выбирается один из блоков 4 сопряжения с внеш1124316 ними устройствами. В блоке 4 сопряжения с внешними устройствами сраба-, тывает дешифратор 36 и подключает соответствующее внешнее устройство.
По сигналам обращения с соответствующего выхода блока 3 управления управляется коммутатор 37,в результате чего необходимая информация передается либо во внешнее устройство с информационного выхода микропроцессора l,ëèáî,наоборот,из внешнего устройства в микропроцессор 1.
В свою очередь, внешние устройства могут выдавать запросы на обслуживание. Соответствующий блок 4 сопряжения с внешними устройствами устанавливает на сигнальном выходе запрос на обслуживание. В зависимости от вида обслуживания это может быть запрос на прерывание, запрос на захват (при прямом доступе к блоку памяти) или запрос на приостанов-. ку (снятие готовности). По сигналу запроса в блоке З.управления устанавливается в единицу один из триггеров 23, 24 и 25. По единичному сигналу с выхода соответствующего триггера микропроцессор 1 либо переходит на подпрограмму обработки пре5 рывания, либо приостанавливает свою работу (при снятии готовности).
В режиме захвата одновременно с ,приостановкой блокируются выходы микропроцессора 1 и счетчика 5 адреса, чем обеспечивается доступ внешнего устройства к блоку 2 памяти.
Таким образом, в предложенной микро-ЭВМ при обращении микропроцессора к блоку памяти в случае естественного порядка следования адресов приостановка микро-ЭВМ не производит-. ся.
В результате этого, длительность цикла выполнения команды в данной
20 микро-3BN сокращается, что приводит к более высокому быстродействию по сравнению известной микро-ЭВМ.
1l243l6 фие. 2
1124316
fS.
Фиг Р
ВИнИПИ Закаэ 8281/38 Тираи б98 Подписное
Филиал ППП "Патент", r.Уигород, ул. Проектная, 4