1124384 - Логическое запоминающее устройство

Логическое запоминающее устройство

Иллюстрации

Показать все

Реферат

1. ЛОГИЧЕСКОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО, содержащее ферроакустический накопитель, первый усилитель считывания , группу элементов И, элементы НЕ-И, распределитель разрядных импульсов, блоки местного управления, распределитель адресных импульсов, блок управления, формирователи -импульсов записи, генераторы ультразвуковых импульсов, блок управляемой задержки , формирователь синхросигналов и усилитель синхронизации, причем запоминающие ячейки ферроакустического накопителя и распределитель разрядных импульсов состоят из металлических стержней, ПОКРЫТЫХ тоНкопленочным магнитным материалом, демпферов , закрепленных на концах металлических стержней и разрядных шин, расположенных На металлических.стержнях с постоянным по их длине шагом, одни концы этих металлических стержней соединены с шиной нулевого потенциа- . ла, и через,узлы сопряжения электромеханически соединены с выходами первого второго и третьего генераторов ультразвуковых импульсов соответственно , другой конец металлического стержня одной из запоминающих ячеек подключен к входу первого усилителя считывания другие концы-металлических стержней запоминающих ячеек соединены с шиной синхронизации, выходы которой подключены к входам усилителя синхрониза1Ц1и, выход которого соединен с входом формирователя синхросигналов , выход которого подключен к первому входу первого блока местного управления, выход которого соединен с первым управляющим входом распределителя адресных импульсов и первым i входом второго блока местного управления , выход которого подключен к (Л входу стробирования первого усилителя считывания, выход которого соединен с первым входом блока управляемой задержки, первые вход и выход блока управления подключены соответственно к первому выходу и к второму управляющему входу распределителя адресных импульсов, второй, третий 1C и четвертый выходы которого соедине4ik ны с входами первого, второго и тре00 С 4 тьего генераторов ультразвуковых мпульсов, а пятый выход соединен с вторым входом первого блока местного управления, входы разрядных шин распределителя разрядных импульсов соединены с шиной нулевого потенциала, выходы каждой разрядной шины распре делителя разрядных импульсов, кроме первой, подключены к первому входу предьщущего элемента НЕ-И, а выход первой разрядной шины распределителя разрядных импульсов подключен к первому входу последнего элемента НЕ-И:, выходы элементов НЕ-И соединены с

СОЮЗ СОВЕТСНИХ

С0ЩМЛИСТИЧЕСНИХ

РЕСПУБЛИК

ЗСЮ С 11 С 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (-n

1 .

2 :: Я

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И (ЛНРЫТИЙ (21) 3630477/24-24 (22) 03.08.83 (46) 15.11.84. Бюл. У 42 (72) Г.Д.Колдасов (71) Ленинградский институт авиационного приборостроения (53) 681.327(088.8) (Sá) 1. Ильяшенко Е.И., Рудаков В.Ф.

Ассоциативные запоминающие устройства на магнитных элементах. И., "Энергия", 1975, с. 30-55.

2. Авторское свидетельство СССР

Ф 752479, кл. G 11 С 15/00, 1980 (прототип). (54) (57) 1 . ЛОГИЧЕСКОЕ ЗАПОИ4НАЮЩЕЕ

УСТРОЙСТВО, содержащее ферроакустический накопитель, первый усилитель считывания, группу элементов И, элементы НЕ-И, распределитель разрядных импульсов, блоки местного управления, распределитель адресных импульсов, блок управления, формирователи -импульсов записи, генераторы ультразвуковых импульсов, блок управляемой задержки, формирователь синхросигналов и усилитель синхронизации, причем .запоминающие ячейки ферроакустического накопителя и распределитель разрядных импульсов состоят из металлических стержней покрытых тонкопленочным магнитным материалом, демпферов, закрепленных на концах металлических стержней и разрядных шин, рас1 положенных на металлических. стержнях с постоянным по их длине шагом, одни концы этих металлических стержней соединены с шиной нулевого потенциа- . ла, и через узлы сопряжения электромеханически соединены с выходами первого второго и третьего генераторов, SUÄÄ 1124384 A ультразвуковых импульсов соответственно, другой конец металлического стержня одной из запоминающих ячеек подключен к входу первого усилителя считывания, другие концы металлических стержней запоминакщих ячеек соединены с шиной синхронизации, выходы которой подключены к входам усилителя синхронизации, выход которого соединен с входом формирователя синхросигналов, выход которого подключен к первому входу первого блока местного управления, выход которого соединен с первым управляющим входом распределителя адресных импульсов и первым входом второго блока местного управления, выход которого подключен к входу стробирования первого усилителя считывания, выход которого соединен с первым входом блока управляемой задержки, первые вход и выход блока управления подключены соответственно к первому выходу и к второму управляющему входу распределителя адресных импульсов, второй, третий и четвертый выходы которого соединены с входами первого, второго и третьего генераторов ультразвуковых .алпульсов, а пятый выход соединен с вторым входом первого блока местного управления, входы разрядных шин распределителя разрядных импульсов соединены с шиной нулевого потенциала, выходы каждой разрядной шины распределителя разрядных импульсов, кроме первой, подключены к первому входу предыдущего элемента НЕ-И, а выход первой разрядной шины распределителя разрядных импульсов подключен к первому входу последнего элемента НЕ-И

Ф выходы элементов НЕ-И соединены с

4384

112 первыми входами одноименных элементов И группы и формирователей импульсов записи, вторые входы которых подключены к выходам одноименных элементов И группы, а выходы вЂ” к входам разрядных шин ферроакустического накопителя, вторые входы элемен тов НЕ-И, блока-управления и второго блока местного управления соединены с выходом блока управляемой задержки, второй вход которого подключен к второму выходу блока управления, третий вход которого является входом устройства,. о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства. за счет осуществления операций сравнения и вычитания хранящихся в нем чисел, в него введены блок стирания информации, блок приоритета числа, блок коррекции, распределитель корректирующих импульсов, второй усилитель считывания, блок анализа информации+ элементы задержки, группа элементов ИЛИ, первый элемент И, первый и второй элементы ИЛИ и дополнительный ферроакустический накопи1 тель, причем вход второго усилителя считывания подключен к другому концу металлического стержня другой запоминающей ячейки, а вход стробирования вЂ” к выходу второго блока местного управления, выход первого усилителя считывания соединен с первыми входами блока приоритета числа и первого элемента И и первым информационным входом распределителя адресных импульсов, второй информационный вход которого подключен к выходу второго усилителя считывания и вторым входам первого элемента И и блока приоритета числа, третий вход которого соединен с выходом усилителя синхронизации, а первый выход - с первыми входами блока анализа информации, блока коррекции и первого элемента задержки, выход которого подключен к второму входу блока коррекции, третий вход которого соединен с выходом второго элемента задержки, вход которого подключен к выходу первого элемента И и первому входу первого элемента ИЛИ, выход которого соединен с входом третьего элемента задержки, а второй входе вторым выходом блока приоритета чис" лл и входом четвертого элемента зач .ржк, выход которого подключен к

13xo;l,y блока стирания информации и второму входу блока анализа информации, выход которого соединен с вторым входом блока стирания информации, выход которого и выходы блока коррекции подключены соответственно к входу стирания и к входам записи распределителя корректирующих импульсов, управляющий вход которого соединен с первым выходом дополнительного ферроакустического накопителя, а выходы подключены к первым входам одноименных элементов ИЛИ группы, вторые входы которых соединены с выходами одноименных разрядных шин распределителя разрядных импульсов,. выходы элементов ИЛИ группы подключены к вторым входам одноименных элементов И группы, а третьи входы вЂ” к выходу блока управляемой задержки и первому входу второго элемента ИЛИ, второй, вход которого соединен с выходом третьего элемента задержки, а выход - с третьими входами элементов И группы, вход дополнительного ферроакустического накопителя подключен к третьему вшходу блока управления, второй выход вЂ” к третьему управляющему входу распределителя адресных импульсов, третий выход - к третьему входу второго блока местного управления, а четвертый выходвЂ” к четвертому входу блока коррекции, четвертый выход блока управления соединен с четвертым управляющим входом распределителя адресных импульсов„ первый выход блока приоритета числа является выходом устройства.

2. Устройство по п.1, о т л ивЂ” ч а ю щ е е с я тем, что блок коррекции содержит формирователи импульсов, ключи, третий и четвертый элемечты ИЛИ> первый триггер и пятый элемент задержки, выход которого подключен к первому входу третьего элемента HlIH, выход которого соединен с входом первого триггера, выход которого подключен к входу пятого элемента задержки и первым входам первого и второго ключей, вторые входы которых и одни из входов первого и второго формирователей импульсов.соединены с шиной нулевого потенциала, причем выход четвертого элемента ИЛИ подключен к другому входу первого. формирователя импульсов, второй вход третьего элемента ИЛИ, другой вход второго формирователя импульсов, первый и второй входы четвертого элепн ита ИЛИ являются входами с первого

1124384 четвертый блока соответственно,выходами которого являются выходы формирователей импульсов и ключей.

3. Устройство по пп,1 и 2, о т л и ч а ю щ е е с я тем, что блок приоритета числа содержит шестой и седьмой элементы задержки, второй и третий триггеры, элементы И с второго по седьмой, пятый и шестой элементы ИЛИ, первый элемент НЕ, третий и четвертый формирователи импульсов, входы которых и первый вход второГо триггера являются входами блока, выходами которого являются выходы пятого элемента ИЛИ и первого элемента НЕ, причем выход третьего формирователя импульсов соединен с входом шестого элемента задержки и первым входом второго элемента И, выход которого подключен к первому входу третьего триггера, второй вход которого соединен с выходом третьего элемента И, первый вход которого и вход седьмого элемента задержки подключены к выходу четвертого формирователя импульсов, вторые входы второго и третьего элементов И соединены с выходом второго триггера, второй вход которого подключен к выходу пятого элемента ИЛИ, входы которого соединены соответственно с выходами четвертого и пятого элементов И, первые входы которых подключены соответственно к первому выходу третьего триггера и первому входу седьмого элемента И и к второму выходу третьего триггера и первому входу шестого элемента И, выходы шестого и седьмого элементов задержки соединены соответственно с вторыми входами четвертого и шестого элементов И и с вторыми входами пятого и седьмого элементов И, выходы шестого и сепьмого элементов И попключены к входам шестого элемента ИЛИ, выход которого соединен с входом первого элемента НЕ.

4. Устройство по пп.1-3, о т л ич а ю щ е е с я тем, что блок анализа информации содержит четвертый триггер, выход которого является выходом блока., восьмой элемент задержки и восьмой элемент И, первый вход которого является первым входом блока, а второй вход и выход соединены соответственно с выходом восьмого элемента задержки и с первым входом четвертого триггера, второй вход которого и вход восьмого элемента задержки являются вторым входом блока.

5. Устройство по пп.1-4, о т л ич а ю щ е е с я тем, что блок управления содержит регистр команд, дешифратор команд, регистр адреса,триггеры с пятого по восьмой, элементы И с девятого по одиннадцатый, элементы НЕ с второго по четвертый, элементы HJIh с седьмого по одиннадцатый и элементы задержки с девятого по одиннадцатый, причем выходы регистра команд подключены к входам дешифратора команд,.первйй, второй и третий выходы которого соединены с входами седьмого элемента ИЛИ, выход которого подключен к первому входу пятого триггера, второй вход которого соединен с выходом второго элемента HE а выход вЂ” с входом девятого элемента задержки и первым входом десятого элемента ИЛИ, первый и второй входы восьмого элемента ИЛИ подключены соответственно к второму выходу дешифратора команд и входу десятого элемента задержки и к третьему выходу дешифратора команд, а выход соединен с первым входом шестого триггера, выход которого подключен к первсму входу одиннадцатого элемента ИЛИ, первый вход девятого элемента ИЛИ соединен с выходом третьего элемента НЕ, а второй вход вЂ” с первым выходом четвертого элемента НЕ, вход которого подключен к выходу девятого элемента задержки, а второй выходвЂ” к второму входу десятого элемента HJIH выход которого соединен с входом седьмого триггера, выход которого подключен к входу второго элемента НЕ, второму входу одиннадцатого элемен.та ИЛИ, входу одиннадцатого элемента задержки и первому входу восьмого триггера, второй вход которого соединен с выходом одиннадцатого элемента задержки, а первый и второй выходы подключены соответственно к первым входам десятого и одиннадцатого элементов.И, вторые входы которых соединены с выходом девятого элемента И, первый вход которого подключен к выходу регистра адреса, а второй входвЂ” к выходу одиннадцатого элемента ИЛИ, вход третьего элемента НЕ и второй вход шестого триггера являются первым входом блока, вторым входом которого является первый вход регистра команд, второй вход которого и вход регистра адреса являются третьим входом блока, выходами с первого по четвертый которого являются выходы

li24384 iесятого . 3лемента И 1!енлтого эле- и одиннадцатого элемента И соответмента ИЛИ, десятого элемента задержки ственно.

Изобретение относится к вычислительной технике и может использоваться в вычислительных и управляющих системах, где требуется хранение данных и выполнение арифметических действий над ними, т.е. в системах 5 типа "Ассоциативный процессор".

Известно логическое запоминающее устройство, содержащее основной блок процессора, который содержит память, выполненную на цилиндрических магнитных пленках, которые охвачены 256 опросными .разрядными шинами, и позволяющую выполнять последовательную поразрядную запись по адресу и неразрушающее считывание по произвольному доступу, накопитель ответов, выполняющий сравнение с поисковым образом (ПО) при поиске, запись результата и от.: ета и буферную запись информации при вводе-выводе,и блок управле- . 20 ния f l ).

Недостатки к!звестного устройства обусловлены низкой надежностью и сложностью операций по сдвигу и пере- мещению данных в накопителях ответов. 25

Наиболее .близким техническим решением к изобретению является логическое запоминающее устройство, содержащее входной блок, своим выходом подключенный к входу блока управления ЗО (БУ), выход которого соединен с одним входом адресного распределителя,.выход которого в свою очередь подключен к второму входу БУ, причем другой выход адресного распределителя З5 соединен с входом блока блокировки запоминающих ячеек (БЗЯ)„ остальные выходы адресного распределителя (АР) подключены к входам соответствующих генераторов последовательностей ульт- щб разнуковых импульсов (ПУИ),выход Б5 также подключен к соответствующему входу блока управляемой задержки сигнапа считывания, а третий вход БУ соединен с выходом блока управляемой задержки (БУЗ), выходы генераторов

НУИ !вра з узлы сопряжения (УС) связаiIM г <. Pующимн EIM 3BEIOMHHBiOвЂ”

2 щими ячейками (ЗЯ), которые содержат локальные запоминающие элементы (ЗЭ), числа разрядов в каждой ЗЯ одинаковы, запоминающие элементы в ЗЯ расположены с постоянным шагом, равным шагу между разрядными шинами и выходными шинами разрядного распределителя (PP), функцию считывания в устройстве выполняют соединенные гальванически последовательно ЗЯ, изготовленные в виде металлических магнитных лент, один конец которых заземлен, а другой подключен к входу усилителя считывания (УСЧ), выход которого подключен к входу блока БУЗ, выход которого соединен с одним входом блока блокировки считывания (БС) и одним нз входов ка!!акогo элемента И и каждого элемента НЕ-И, к другому входу блока

БС подключен выход блока БЗЯ, который также подключен к второму входу АР, выход блока БС подключен к второму входу УСЧ„ индуктивно с помощью обмотки синхронизации (ОС) вход усилителя синхронизации связан с ЗЭ каждой ЗЯ, хранящими постоянно информационные "0, выход усилителя синхронизации подключен к входу преобразователя длительности сигнала синхронизации, выход которого подключен к второму входу первого блока местного управления, с ЗЯ индуктивно с- заны разрядные шины (РШ), каждая из которых соединена с выходом соответствую-" щего формирователя (Ф), один вход которого подключен к соответствующему элементу И,а другой вЂ” к соответствующему элементу НЕ-И выход каждого

НЕ-И подключен к соответствующему входу соответствующего элемента И, связанного с тем же блоком Ф, что и данный элемент НЕ-И, каждому разряду накопителя соответствует один элемент И и один элемент НЕ-И, каждому разряду накопителя соответствует один элемент И и один элемент HF.-È, каждая р-ая выходная шина подключена к третьему входу элемента И (р-1)-го разряда ЗЯ и к второму входу элемен"

3 112438 та НЕ-И (p-2)-го разряда, за исключением последней (по движению ПУИ) шины, связанной только с элементом НЕ-И

12 ).

Недостатками прототипа являются ограниченные функциональные возможности (вследствие невозможности выполне. ния операций сравнения и вычитания хранящихся в нем чисел) и низкая надежность из-за низкой дублирующей 1б способности.

Цель изобретения вЂ” расширение функциональных возможностей устройства за счет осуществления операций сравнения и вычитания хранящихся в нем чисел.

Поставленная цель достигается тем, что в логическое запоминающее устройство, содержащее ферроакустический накопгтель, первый усилитель считывания, группу элементов И элементы НЕ-И, распределитель разрядных импульсов, блоки местного управления, распределитель адресных импульсов м. блок управления, формирователи импульсов записи, генераторы ультразвуковых импульсов, блок чпвавляемой задержки, формирователь синхросигналов и усилитель синхронизации, причем запоминающие ячейки ферроакустического накопитепя и распределитель разрядных импульсов состоят из металлических стержней, покрытых тонкопленочным магнитным материалом, демйферов, закрепленных на концах металлических стержней и разрядных шин, рас-З5 положенных на металлических стержнях с постоянным по их длине шагом, одни концы этих металлических стержней соединены с шиной нулевого потенциала и через узлы сопряжения электромеха- 40 нически соединены с выходами первого, второго и третьего генераторов ультразвуковых импульсов соответственно, другой конец металлического стержня одной из запоминающих ячеек подключен 5

45 к входу первого усилителя считывания, другие концы металлических стержней запоминающих ячеек соединены с шиной синхронизации, выходы которой подклю- . чены к входам усилителя синхронизации, выход которого соединен с входом формирователя синхросигналов., выход которого соединен с входом формирователя синхросигналов, выход которого подключен к первому входу первого 55 блока местного управления; выход которого соединен с первым управляющим входом распределителя адресных им4 4 пульсов и первым входом второго блока местного управления, выход которого подключен к входу стробирования первого усилителя считывания, выход ко"орого соединен с первым входом блока управляемой задержки, первые вход и выход блока управления подключе .ы соответственно к первому выходу и к второму управляющему входу распределителя адресных импульсов, второй, третий и четвертый выходы которого соединены с входами первого, второго и третьего генераторов ультразвуковых импульсов, а пятый выход соединен с вторым входом первого блока местного управления, входы разрядных шин распределителя разрядных импульсов соединен с шиной нулевого потенциала, выходы каждой разрядной шины распределителя разрядных импульсов, кроме первой, подключены к первому входу предыдущего элемента НЕ-И, а выход первой разрядной шины распределителя разрядных импульсов подключен к первому входу последнего элемента НЕ-И, выходы элементов НЕ-И соединены с первыми входами одноименных элементов И группы и формирователей импульсов записи, вторые входы которых подключены к выходам одноименных элементов И группы, а выходы вЂ” к входам разрядных шин ферроакустического накопителя,. вторые входы элементов НЕ-И, блока управления и второго блока местного управления соединены с выходом блока управляемой задержки, второй вход которого подключен к второму выходу блока управления,третий вход которого является входом устройства, введены блок стирания информации, блок приоритета числа, блок коррекции, распределитель корректирукщих импульсов, второй усилитель считывания, блок анализа информации, элементы задержки группы элементов ИЛИ, первый элемент И, первый и второй элементы ИЛИ и дополнительный ферроакустический накопитель, причем вход второго усилителя считывания подключен к другому концу металлического стержня другой запоминающей ячейки, а вход стробирования. вЂ” к выходу второго блока местного управления, выход первого усилителя считыва» ния соединен с первыми входами блока приоритета числа и первого элемента И и первым информационным входом рас-. пределителя адресных импульсов, второй информационный вход которого под11243

5 ключен к выходу второго усилителя считывания и вторым входам первого элемента И и блока приоритета числа, третий вход которого соединен с выходом усилителя синхронизации, а пер- 5 вый выход вЂ” с первыми входами блока анализа информации, блока коррекции и первого элемента, задержки„ выход которого подключен к второму входу блока коррекции, третий вход которого 10 соединен с выходом второго элемента задержки, вход которого подключен к выходу первого элемента И и первому входу первого элемента ИЛИ, выход которого соединен с входом третьего элемента задержки, а второй вход вЂ” с вторым выходом блока приоритета числа и входом четвертого элемента задержки; выход которого подключен к первому входу блока стирания информации и второму входу блока анализа инфор-i., мации выхол которого соелииен с втоI рым входом блока стирания информации., выход которого и выходы блока коррекции подключены соответственно к входу25 стирания и к входам записи распределителя корректирующих импульсов, управляющий вход которого соединен с первым выходом дополнительного ферроакуетического накопителя; а выходы подключены к первым входам одноименных элементов ИЛИ группы, вторые входы которых соединены с выходами одноименных разрядных.шин распределителя разрядных импульсов,- выходы элементов ИЛИ группы подключены к вторым

35 входам одноименных элементов И группы, а третьи входы вЂ” к выходу блока управляемой задержки и первому входу второго элемента ИЛИ второй вход коЭ

40 торого соединен с выходом третьего элемента задержки, а выход вЂ” с третьими входами элементов И группы вход дополнительного ферроакустического накопителя. подключен к третьему выходу блока управления, второй выход - к третьему управляющему входу распределителя адресных импульсов, третий выход вЂ” к третьему входу второго блока местного управления, а четвертый выход вЂ” к четвертому входу

50 блока коррекции, четвертый выход блока управления соединен с четвертым управляющим входом распределителя адресных импульсов, первый выход блока приоритета числа является выходом

55 устройства.

Блок коррекции содержит формирователи импульсов, ключи, третий и чет84 6 вертый элементы ИЛИ, первый триггер и пятый элемент задержки, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соединен с входом первого триггера, выход которого подключен к входу пятого элемента задержки и первым входам первого и второго ключей, вторые входы которых и одни из входов первого и второго формирователей импульсов соединены с шиной нулевого потенциала, причем выход четвертого элемента ИЛИ подключен к другому входу первого формирователя импульсов, второй вход третьего элемента ИЛИ; дру гой вход второго формирователя импульсов, первый и второй входы четвертого элемента ИЛИ являются входами с первого по четвертый блока соответственно, выходами которого являются выходы формирователей импульсов и ключей.

Блок приоритета числа содержит шестой и седьмой элементы задержки, второй и третий триггеры, элементы И с второго по седьмой, пятый и шестой элементы ИЛИ, первый элемент НЕ, третий и четвертый формирователи импульсов, входы которых и первый вход второго триггера являются входами блока, выходами которого являются выходы пятого элемента ИЛИ и первого элемента НЕ, причем выход третьего формирователя импульсов соединен с входом шестого элемента задержки и первым входом второго элемента И, выход которого подключен к первому входу третьего триггера,,второй вход которого соединен с выходом третьего элемента И, первый вход которого и вход седьмого элемента задержки подключены к выходу четвертого формирователя импульсов, вторые входы второго и третьего элементов И соединены с выходом второго триггера,,второй вход которого подключен к выходу пятого элемента ИЛИ, входы которого соединены соответственно с выходами четвертого и пятого элементов И, первые входы которых подключены соответственно к первому выходу третьего триггера и первому входу седьмого элемента И.и к второму выходу третьего триггера и первому входу шестого элемента И, вы" ходы шестого и седьмого элементов задержки соединены соответственно с вторыми входами четвертого и шестого элементов И и с вторыми входами пятого и седьмого элементов И, выходы шестого и седьмого элементов И подключе7 1124 ны к входам шестого элемента ИЛИ, выход которого соединен с входом первого элемента НЕ.

Блок анализа информации содержит. четвертый триггер, выход которого яв- ляется выходом блока, восьмой элемент задержки и восьмой элемент И, первый вход которого является первым входом блока, а второй вход и выход соединены соответственно с выходом восьмого 10 элемента задержки и с первым входом четвертого триггера, второй вход которого и вход восьмого элемента задержки являются вторым входом блока.

Блок управления содержит регистр команд, дешифратор команд, регистр адреса, триггеры с пятого по восьмой, элементы И с девятого по одиннадцатый, элементы НЕ с второго по четвертый, элементы ИЛИ с седьмого по один- 0 надпатый и элементы задержки с девятого по одиннадцатый, причем выходы. регистра команд подключены к входам дешифратора команд, первый, второй и третий выходы которого соединены с входами седьмого элемента ИЛИ, выход которого подключен к первому входу пятого триггера, второй вход которого соединен с выходом второго элемента НЕ а выход вЂ” с входом девя30 того элемента задержки и первым входом десятого элемента ИЛИ, первый и второй входы восьмого элемента ИЛИ подключены соответственно к второму выходу дешифратора команд и входу десятого элемента задержки ик третье- 35 мувыходу дешифратора команд,а выход; соединен с первым входом шестого триггера, выход которого подключенк пер- i вому входу одиннадцатого элемента ИЛИ первый вход девятого элемента ИЛИ соединен с выходом третьего элемента НЕ, а второй вход " с первым выходом четвертого элемента НЕ, вход которого подключен к выходу девятого элемента задержки, а второй выход вЂ” . к второму входу десятого элемента И%4, выход которого соединен с входом седьмого триггера, выход которого, прдключен к вхОду второго элемента НЕ,второму входу одиннадцатого 50 элемента ИЛИ,входу одиннадцатого элемента задержки и первому входу восьмого триггера, второй вход которого соединен с выходом одиннадцатого элемев та задержки, а первый и второй выходы

1 Р подключены соответственно к первым входам десятого и одиннадцатого элементов И, вторые входы которых соеди384 8 иены с выходом девятого элемента И, первый вход которого подключен к выходу регистра адреса, а второй входвЂ” к выходу одиннадцатого элемента ИЛИ, вход третьего элемента НЕ-и второй вход шестого триггера являются первым входом блока, вторым входом которого является первый вход регистра команд, второй вход которого и вход регистра адреса являются третьим входом блока, выходами с первого по четвертый которого являются выходы десятого элемента И, девятого элемента ИЛИ, десятого элемента задержки и одиннадцатого элемента И соответственно.

На фиг.1 изображена функциональная схема предложенного устройства; на фиг.2 вЂ” временные диаграммы последовательностей управляющих и информационных импульсов при работе устройства в режиме вычитания, на фиг.3-8вЂ” функциональные схемы наиболее пред"почтительных вариантов выполнения соответственно блоков; коррекции, приоритета числа, анализа информации, управления, местного управления и распределителя корректирующих импульсов, на фиг.9 вЂ” хронометрированные таблицы состояний запоминающих элементов в ячейках накопителя и в распределителе, пояснякщие. работу устроиства.

Предложенное устройство содержит (фиг. 1) ферроакустический накопитель, включающий металлические стержни 11 и 1 с тонкопленочными запоминающйми элементами 2 и разрядные шины 3, первый 41 и второй 4> усилители считывания, группу элементов H S распределитель б разрядных импульсов, выполненный на элементах, аналогичных ферроакустическому накопителю, распределитель 7 адресных импульсов, блок 8 управления, формирователи 9 импульсов записи, первый блок 10 местного управления. На фиг. 1 обозначены вход 11 устройства и демпферы

12 и 12, входящие в ферроакустический накопитель и распределитель б

Устройство содержит также генераторы 13 -13- ультразвуковых импуль3 сов с первого по третий, узлы 14„-14> сопряжения с первого по третий, блок

15 управляемой задержки, второй блок

16 местного управления, шину 17 синхронизации, усилитель 18 синхронизации, формирователь 19 синхросигналов, элементы НЕ-И 20, распределитель 21

9 11243 корректирующих импульсов, дополни тельный ферроакустический накопитель

22, блок 23 коррекции, первый элемент И 24, первый элемент ИЛИ 25,первый элемент 26 задержки, блок 27 при оритета числа, второй элемент 28 задержки, блок 29 анализа информации, второй элемент ИЛИ 30, третий элемент 31 задержки; блок 32 стирания информации, четвертый элемент 33 задержки и группу элементов ИЛИ-34>

На фиг.2 обозначены: импульс 35 на выходе блока 8 управления, управляющие импульсы 36-39, поступающие с выходов накопителя 22 на входы распределителя 7, распределителя 21, блока

23 коррекции и блока 15 управляемой задержки соответственно, ультразвуковые импульсы 40 и 41 в запоминающих ячейках накопителя 1 и распределителя

21 соответственно.

Блок 23 коррекции (фиг.3) содержит третий элемент ИЛИ 42, пятый элемент

43 задержки, первый триггер 44, первый 45 и второй 45 ключи, четвертый элемент ИЛИ 46, первый 47 и второй 48 формирователи импульсов.

Блок 27 приоритета числа (фиг.4) содержит третий 49 и четвертый 50 формирователи импульсов, шестой 51 и седьмой 51 элементы задержки, второй

52 и третий 53 триггеры, пятый 54 и шестой 54 элементы ИЛИ первый элемент ЙЕ 55, элементы И 56-61, с второго по седьмой.

Блок 29 анализа информации (фиг.5)З5 содержит восьмой элемент И 62, восьмой элемейт 63 задержки и четвертый триггер 64, Блок 8 управления (фиг ° 6) содержит регистр 65 команд, дешифратор 66

40 команд, сецьмой 67, восьмой 68„и де" вятый 68 элементы ИЛИ,, пятый триггер 69, второй элемент НЕ 70, девятый элемент 71 задержки, десятый элемент ИЛИ 72,десятый элемент 73 за-4 держки, шестой триггер 74, третий 75 и четвертый 75>. элементы НЕ, седьмой триггер 76, регистр 77 адреса, девятый элемент И 78, одиннадцатый элемент ИЛИ 79, одиннадцатый элемент 80 .5О задержки, восьмой триггер 81, десятый .82 и одиннадцатый 83 элементы И

Второй блок 16 местного управления (фиг.7) содержит элементы И 84 и 85, элемент НЕ 86, элементы ИЛИ 87 и 88 И>> триггер 89.

Распределитель 21 корректирующих импульсов (Фиг.8) содержит металли84 10 ческий стержень 1 (аналогичный стержням 1„ -3 ферроакустического на. копителя) с ферромагнитным покрытием и закрепленными на его концах демпферами 12,, (аналогичными демпферам

12„-12 ), шину 90 записи, шину 91 стирания инфоряации, разрядные шины

92, генератор 13 (аналогичнь1й генераторорам 13„---13 ) ультразвуковых импульсов с узлом 14+ электромеханической связи (аналогичны". узлам 14 -14

1 э сопряжения).

Дополнительный накопитель 22 выполнен в виде запоминающих ячеек, аналогичных запоминающим ячейкам накопителя, и содержит генератор ульт1 развуковых импульсов с узлом электромеханической связи и усилители считывания (не показаны) .

На фиг.9 представлена таблица состояний разрядов запоминащцих элементов 2 на стержнях 1, 1 накопителя и 1 распределителя 21. В первой колонке указаны номера запоминающих ячеек на стержнях 1„ и 1, 1 ; в коЯй В лонках с второй по шестую и с восьмой по двенадцатую представлены информационные состояния запоминающих элементов 2 для моментов времени, указанных в седьмой и тринадцатой колонках. На фиг.9 обозначен период Ф следования импульсов 37 и 40; который определяется как отношение расстояния между соседними элементами 2 к скорости распространения импульсов

40, текущее время 1 и момент времени 1„ начала отсчета.

Предложенное устройство работает следующим образом.

По команде из блока 8 (фиг.1) сигнал сначала поступает на вход распределителя 7 и открывает его выходы.

Через время, равное переходным процессам в распределителе 7„ сигнал 35 (фиг.2) из блока 8 поступает на вход накопителя 22, и на его выходах появляются последовательности импульсов 36-39.- Последовательность 36 поступает на вход распределителя 7, последовательность 37 вЂ” на вход рас" преднлителя.21, последовательность

38 вЂ” на вход блока 23, а последовательность 39 - через блок 16 на стробирующие входы усилителей считывания

41 и 4 ..

Генераторы 131-13 повторяют во времени последовательность 36 и с помощью узлов сопряжения 141 и 14 возбуждают ультразвуковые импульсы

84 .2 формации в распределителе 21. Пройдя через блок 1) и элемент ИЛИ 30 этот импульс подготовит через время, равное 0,75 4<, элементы И 5 к открыванию. К этому моменту в элементе 2 второго разряда на стержне 1. уже записан "0". Третий импульс 41 совместно с выходным импульсом элемента

ИЛИ 30 открывает соответствующий элемент И 5 и, пройдя через формирователь 9, с помощью второго импульса

40 записывает "0" в элемент 2 второго разряда на стержнях 1 и 1 . Если

"1" в текущем разряде не являются старшими "1" чисел, то в процессе сравнения последующих разрядов может понадобиться заменить "0" в этом разряде на "1". В связи с этим импульс в элементе 28 задержки задерживается так, чтобы, пройдя через блок 23, совпасть по времени с четвертым импульсом 41 и записать "1" в распределитель 21.

Пусть, например, в третьем разряде одного числа содержится "1", а другого числа вЂ” "0". При этом первый импульс 40 производит сигналы считывания разной полярности. Блок 27 преобразовывает информационную "1" в выходной импульс, который появляется на первом выходе блока 27. Все последующие "1" данного числа также появляются на этом выходе блока 27.

Это число считается большим. Информационные "!" другого числа поступают на второй выход блока 27. Перенос информации из старших разрядов в младшие осуществляется с помощью блоков

21, 23, 25 и 29. Для этого импульс с первого выхода блока 27 задерживается в элементе 26 задержки на время 0,5 t> и поступает в,блок 23, выходной импульс которого вместе с вторйм импульсом последовательности 41 изменяет содержимое запоминающего элемента, 2 в третьем разряде на стержне 1 на "0".

Если между наиболее старшим разрян 11 дом большего числа, хранящим 1, и разрядом меньшего числа, хранящим стартую "1" этого числа есть несколько разрядов,

Логическое запоминающее устройство

Патент 1124384