Устройство цифровой фазовой автоподстройки частоты

Устройство цифровой фазовой автоподстройки частоты

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ЦИФРОВОЙ ФАЗОВОЙ АВТОПОДСТРОЙКЙ ЧАСТОТЫ, содержащее соединенные последовательно опорный генератор, блок добавления-вычитания импульсов, делитель частоты, цифровой фазовый детектор, другой вход которого является сигнальным входом устройства цифровой фазовой автоподстройки частоты, цифровой интегратор, вход опорной частоты которого подключен к опорному генератору, и сумматор, выходы которого подключены к дополнительным входам блока добавления-вычитания импульсов, а также блок усреднения , входы которого подключены к выходам цифрового фазового детектора, при этом блок усреднения выполнен в виде реверсивного счетчика, входы которого являются входами блока усреднения , первого ивторого Т-тригге ,ров, первого и.второго элементов ,И, и-вход первого Т-триггера подключен к первому выходу реверсивного счетчика , выход Т-триггера подключен к одному входу первого элемента И, другой вход которого соединен с К входом второго Т триггера и одним входом блока усреднения. 3-вход второго Т-триггера подключен к второму выходу реверсивного счетчика, выход второго Т-триггера подключен к одному входу второго элемента И, другой вход которого соединен с К-входом первого Т-триггера и другим входом блока усреднения , отличающееся тем, что, с Целью уменьшения времени вхождения в синхронизм, между выходами Т-триггеров блока усреднения и вторыми входами сумматора включены тре- . тий и четвертый элементы И, вторые входы которых объединены, между выходами первого и второго элементов И блока усреднения и объединенными S вторыми входами третьего и четвертого элементов И включены последовательно элемент ИЛИ и формирователь последовательности импульсов, выполненный в виде последовательно соединенных пятого элемента И, вход которого является входом формирователя последовательности импульсов, счетчика , вход сброса которого является С входом обнул:ения устройства циф:д ч ровой фазовой автоподстройки частоты и преобразователя кодов в число им1 пульсов, выход которого является X) выходом формирователя последовательности импульсов, при этом неинверсные выходы всех регистров счетчика, кроме старшего, соединены с управляющими входами преобразователя кода в число импульсов, инверсный выход старшего разряда счетчика соединен с вторым входом пятого элемента И, установочный BXOJJ преобразователя кода в число импульсов соединен с входом формирователя последовательности импульсов, при этом

союз советсних социАлистичежих

РЕСПУБЛИК

1-OCygAPCTBEHHblA HOMHTET CCCP по делдм изОБретений и открытий

I !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3405656/18-09 (22) 03.03.82 (46) 23.11.84. Бюл.Р43 (72) И.ОЛарин, П.В.Шарапов, С.A.Гу. рьянов и В.А.Исаев (71) Новгородский политехнический институт (53) 621.396.662(088.8) (56) 1. Авторское свидетельство СССР

N- 651446, кл. Н 03 L 7/00, 1976, 2. шахгильдян В.В. и др. Системы фазовой автоподстройки частоты с элементами дискретизации. M., "Связь", 1979, с..152, рис.4.29 (прототип). (54)(57) УСТРОЙСТВО ЦИФРОВОЙ ФАЗОВОЙ

АВТОПОДСТРОЙКИ ЧАСТОТЫ, содержащее соединенные последовательно опорный генератор, блок добавления-вычитания импульсов, делитель частоты, цифровой фазовый детектор, другой вход которого является сигнальным входом устройства цифровой фазовой автоподстройки частоты, цифровой интегратор, вход опорной частоты которого подключен к опорному генератору, и сумматор, выходы которого подключены к дополнительным входам блока добавления-вычитания импульсов, а также блок усреднения, входы которого подключены к выходам цифрового фазового детектора. при этом блок усреднения выполнен в виде реверсивного счетчика, входы которого являются входами блока усреднения, первого и второго Т-тригге,ров, первого и второго элементов,И, 3-вход первого Т-триггера подключен к первому выходу реверсивного счетчика, выход первого Т-триггера подключен к одному входу первого элемента И, другой вход которого соединен с Квходом второго Т-триггера и одним

„„SU„„1125748 А входом блока усреднения. 1 -вход второго Т-триггера подключен к второму выходу реверсивного счетчика, выход второго Т-триггера подключен к одному входу второго элемента И, другой вход которого соединен с К-входом первого

Т-триггера и другим входом блока усреднения, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени вхождения в синхронизм, между выходами Т-триггеров блока усрецнения и вторыми входами сумматора включены третий и четвертый элементы И, вторые входы которых объединены, между выходами первого и второго элементов

О

И блока усреднения и объединенными @ вторыми входами третьего и четвертого элементов И включены последовательно элемент ИЛИ и формирователь по- следовательности импульсов, выполненный в виде последовательно соединен- Я . ных пятого элемента И, вход которого является входом формирователя последовательности импульсов, счетчика, вход сброса которого является входом обнуления устрбйства цифровой фазовой автоподстройки частоты и преобразователя кодов в число импульсов, выход которого является выходом формирователя последовательности импульсов, при этом неинверсные выходы всех регистров счетчика, кроме старшего, соединены с управляющими входами преобразователя ф кода в число импульсов, инверсный выход старшего разряда счетчика соединен с вторым входом пятого элемента И, установочный вход преобразователя кода в число импульсов соединен с входом формирователя после" довательности импульсов, при этом выход опорного генератора подключен к опорному входу преобразователя

1125748 кода в число импульсов формирователя последовательности импульсов.

Изобретение относится к радиотехнике, а именно к устройствам синхронизации с цифровой фазовой автоподстройкой частоты, применяемым в аппаратуре связи, радионавигации и дру- 5 гих радиотехнических системах.

Известен дискретный синхронизатор, представляющий собой устройство цифровой. автоподстройки частоты, содержащее задающий генератор, схему

f0 добавления-вычитания, управляемый делитель,.схему выделения фазовых искажений, входное устройство, реверсивный счетчик, схему записи единиц с двумя выходами, схему авто— сброса единиц, анализатор, сумматоры, кольцевой регистр добавления и кольцевой регистр вычитания 513,.

Недостатком этого устройства является большое время вхождения 20 в синхронизм вследствие ряда причин.

Аналчзатор этого устройства позволяет обеспечить первоначальный ввод в синхронизм лишь по частоте путем измерения входной частоты и после- 25 дующей подстройки управляемого делителя. Поскольку измерение частоты входного сигнала производится заполнением временного интервала входной частоты измерительными импульсами 30 задающего генератора, то при малом соотношении сигнал/шум достаточно трудно достичь точности анализа даже при многократном измерении.

Ввод в синхронизм по фазе осуществляется известным способом.

Наиболее близким к изобретению по технической сущности является устройство цифровой фазовой автоподстройки частоты содержащее сое- 4р динение последовательно опорный генератор, блок добавления-вычитания импульсов, делитель частоты, цифровой фазовый детектор, другой. вход которого является сигнальным входом уст- 45 ройства цифровой фазовой автоподстройки частоты, цифровой интегратор, вход опорной частоты которого подключен к опорному генератору, и сумматор, 2 выходы которого подключены к дополнительным входам блока добавления-вычитания импульсов, а также блок усредусреднения, входы которого подключены к,,вьмодам цифрового фазового детектора, при этом блок усреднения выпачнен в виде реверсивного счетчика, входы которого являются входами блока усреднения, первого и второго Т-триггеров, первого и второго элементов И, 3 -вход первого Т-триггера подключен к первому вьмоду реверсивного счетчика, вход первого Т-триггера подключен к одному входу первого элемента И, другой вход которого соединен с К-входом второго Т-триггера и одним входом блока усреднения. 3 -вход второго

Т-триггера подключен к второму выходу реверсивного счетчика, выход второго

Т-триггера подключен к одному входу второго элемента И, другой вход которого соединен с К-входом первого

Т-триггера и другим входом блока усреднения 2 3.

Целью изобретения является уменьшение времени вхождения в синхронизм.

Поставленная цель достигается тем, что в устройстве цифровой фазовой автоподстройки частоты, содержащем соединенные последовательно опорный генератор, блок добавления-вычитания импульсов, делитель, частоты, цифровой фазовый детектор, другой вход которого является сигнальным входом устройства цифровой фазовой автоподстройки частоты, цифровой интегратор, вход опорной частоты которого подключен к опорному генератору, и сумматор, выходы которого подключены к дополнительным входам блока добавления-вычитания импульсов, а также блок усреднения, входы которого подключены к выходам цифрового фазового детектора, при этом блок усреднения выполнен в виде

1 еверсивного счетчика, входы которого являются входами блока усреднения, первого и второго Т-триггеров первого и второго элементов И, 3 -вход первого:.Т-триггера полключен к первому з 11257 вьмоду реверсивного счетчика, выход первого Т-триггера подключен к одному входу первого элемента И, другой вход которого соединен с К-входом второго Т-триггера и одним входом блока усреднения. 3 -вход второго

Т-триггера подключен к второму выходу реверсивного счетчика, выход второго Т-триггера подключен к одному входу второго элемента И, дру- !О гой вход которого соединен с Квходом первого Т-триггера и другим входом блока усреднения, между выходами Т-триггеров блока усреднения и вторыми входами сумматора включены третий и четвертый элементы И, вторые входы которых объединены, между выходами первого н второго элементов И блока усреднения и объединенными вторыми входами третьего и .четвертого элементов И включены последовательно элемент ИЛИ и формирователь последовательности импульсов, выполненный в виде последовательно соединенных пятого элемента И, 25 вход которого является входом формирователя последовательности импульсов счетчика, вход сброса которого является входом обнуления устройства цифровой фазовой автоподстройки час.тоты, и преобразователя кода в .число импульсов, выход которого является выходом формирователя последовательности импульсов, при этом инверсные выходы всех регистров счетчи З5 ка, кроме старшего, соединены с управляющими входами преобразователя кода в число импульсов, инверсный выход старшего разряда счетчика соединен с вторым входом пятого элемен- 4р та И, установочный вход преобразователя кода в число импульсов соединен с входом формирователя последовательности импульсов, при этом выход опорного генератора подключен к-опорному входу преобразователя кода в число импульсов формирователя последовательности импульсов.

На чертеже представлена структурная электрическая схема устройст- 5О ва цифровой фазовой автоподстройки частоты.

Устройство содержит цифровой фазовый детектор 1, блок 2 усреднения, который выполнен в виде ревер у сивного счетчика 3, первого 4 и второго 5 Т-триггеров, первого 6 и вто рого 7 элементов И, третий 8 и чет- .

48 4 вертый 9 элементы И, элемент ИЛИ 10, формирователь 11 последовательности импульсов, сумматор 12, цифровой интегратор 13, опорный генератор

14, блок 15 добавления-вычитания импульсов, делитель 16 частоты, сигнальный вход 17 и вход 18 обнуления устройства цифровой фазовой автоподстройки частоты.

Формирователь 11 последовательности импульсов содержит пятый элемент И 19, счетчик 20 и преобразователь 21 кода в число импульсов.

Устройство работает следующим образом.

В режиме синхронизма входной сигнал поступает с сигнального входа 17 на вход цифрового фазового детектора 1, на второй вход которого поступает вьмодной сигнал делителя 16 частоты (выходной сигнал цифрового подстраиваемого генератора, образованного последовательным соединением опорного генератора 14, блока 15 добавлениявычитания импульсов и делителя 16 частоты).

Сигналы рассогласования с выходов цифрового фазового детектора 1 поступают на входы цифрового интегратора

13 и реверсивного счетчика 3 блока

2 усреднения, а сигналы с вьмодов

Т-триггеров 4 или 5 через элементы Н

8 или 9 - на входы сумматора 12, на другие входы которого поступает им- . пульс. с выхода цифрового интегратора 13. Суммарные последовательности импульсов с ьыходов сумматора 12 поступают на входы добавления.и вычитания импульсов блока 15 добавления-вычитания импульсов в зависимости от знака частотного рассогласования входного и выходного сигналов на входе цифрового фазового детектора 1, В блоке 15 добавления-вычитания импульсов осуществляется исключение или добавление одного импульса в последовательность импульсов, поступающих от опорного генератора 14

Таким образом, на каждый импульс с одного или другого выхода сумматора 12 вьмодной сигнал делителя 16частоты сдвигается на дискрет фазы, 4 с соответствующим знаком в сторо ну уменьшения начального -рассогласования.

В режиме ввода в синхронизм выход.ными сигналами цифрового интегратора

13 можно в первом приближении пренебВ 1125?48. речь в силу его большой постоянной времени. Импульсы переполнения блока

2 усреднения с выходов элементов И, 6 и 7 поступают на входы элемента ИЛИ 10 и далее на вход формирователя 11 последовательности импульсов. с с+т, /z т./ г т, к =, (з3

К ЬЬ ) (Ч

То/2 1

То

М 0 (11

4д

Формирователь последовательности импульсов работает следующим обра10 зом.

Импульсы с выхода пятого элемента И 19 поступают на счетчик 20, который имеет коэффициент счета

"М" и далее на преобразователь 21

15 кода в число импульсов. Сигнал с инверсного выхода счетчика 20 формирователя 11 последовательностей импульсов разрешает прохождение импульсов с входа пятого элемента И 19 на

20 счетный вход счетчика 20 через элемент И 19 ° Каждый из этих импульсов переключает счетчик 20, который управляет работой преобразователя 21 кода в число импульсов так, чтобы

25 на первый импульс на выходе формирователя 11 .последовательности импульсов формировалось М импульсов, на второй импульс N/2 импульсов и т.д. При включении И+1 разряда счетчика 20 его инверсныи выход закры О .ЗО вает пятый элемент И 19, и переключение счетчика 20 прекращается.

Теперь на выходе формирователя 11 последовательности импульсов формируется импульс при поступлении 35 на вход одного импульса. Таким образом, на каждый импульс переполнения блока 2 усреднения формируется последовательность импульсов с количествам импульсов в 2 раза меньше, 40 чем предыдущие, и это продолжается до тех пор, пока количество импульсов в выходной последовательности формирователя 11 последовательности импульсов не станет равным единице. 45

Затеи в синхронизм входит петля слежения по частоте, включающая цифровой интегратор 13, Число импульсов, формируемых на выходе формирователя 11 последова- 50 тельности импульсов на первый сигнал переполнения блока 2 усреднения обеспечивает сдвиг выходной последовательности делителя 16 частоты на Т„ 4, т.е.

У где Т вЂ” период выходной последова« тельности делителя 16 частоты;

ht, — д ис к р ет фазы.

При отсутствии помех на входе устройства цифровой Фазовой автоподтройки частоты сокращение времени вхождения в синхронйзм определяется аналитически. Поскольку априорное фазовое рассогласование является случай ной величиной, равномерно распределенной на интервале (0,Т/2), то среднее значение фазового рассогласования равно

Для устранения такой расстройкн необходимо подать на вход цифро.— вого подстраиваемого генератора (на вход блока 15 добавления-вычитания импульсов) K импульсов, каждый из которых обеспечивает сдвиг фазы выходного сигнала цифрового подстраиваемого генератора на dt.

Это количество импульсов равно г.е. совпадает с числом импульсов, определяемых Формулой (1).

В устройстве цифровой фазовой автоподстройки частоты формирователь

11 последовательности импульсов позволяет обеспечить сдвиг фазы выходного сигнала цифрового подстраиваемого генератора на каждый импульс переполнения на выходе блока 2 ус-, реднения сначала на Т /4, затем на

Т /8 и далее до В1 . Таким образом, о функциональную зависимость числа импульсов, поступающих на вход цифрового подстраиваемого генератора, можно выразить следующим образом.

Как следует из формулы (4), число импульсов К„ такое, которое необходимо для устранения максимальной первоначальной Фазовой расстройки, равной Т„/2, т.е. число импульсов

К не зависит" от величины перво начальной .Фазовой расстройки.

1125748

Составитель В. СафоновРедактор И. Николайчук Техред M.Кузьма Корректор М. Максимишинец

Подписное

Заказ 8556/43 Тираж 86t

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Сокращение времени вхождения в синхронизм определяется следующим образом:.

К, Т (д1 <,(Г,/2><) (5)

Например, при Т =10 мкс, д =10 мкс это значение равно 27.

Исследование методом цифрового моделирования на ЭВМ устройства в условиях помех, например, при отношении сигнал/шум, равном 1/З,и параметрах устройства, приведенных выше, дает величину сокращения времени вхождения в синхронизм более 15 раз.

Базовый объект (цифровой приемоиндикатор импульсно-фазовых радионавигационных систем) производит оценКу фазы высокочастотного заполнения радиоимпульсов импульсно--фазовых радионавигационных систем (ИФРНС).

При эксплуатации приемоиндикатора на борту самолета предъявляются высокие требования по времени готовности устройства к работе.

Применение устройства цифровой фазовой автоподстройки частоты позволяет значительно повысить эксплуатационные характеристики приемоиндикатора ИФРНС за счет уменьшения времени вхождения в синхронизм. Тот же-положительный эффект достигается и в других системах, использующих такое устройство цифровой фазовой автоподстройки частоты.