Устройство для последовательного программного управления

Устройство для последовательного программного управления

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО 7ЩЯ ПОСЛЕДОВАТЕЛЬНОГО ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее генератор тактовых импульсов , выход которого соединен .с первым входом вычислительного блока, первый счетчик команд через блок памяти соединен с первыми входами первого и второго регистров, подключенных .втopы и входами к выходу блока начальной установки, выходы второго регистра подключены к первым входам вычислительного блока, выходы первого регистра соединены с адресными входами входных и выходных преобразователей , выходы входных преобразователей подключены к второму входу вычислительного блока информационные выходы которого соединены с информационными входами выходных преобразователей , отличающеег с я тем, что, с целью упрощения устройства , в него введены блок задержек , элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первьй RS-триггер, третий счетчик импульсов, блок срав нения кодов и второй RS-триггер, прямой выход которого соединен с управляющим входом второго счетчика импульсов , подключенного выходом к .R-входам первого и второго RS-триггеров , а входами предварительной уста новки - к первым выходам блока задер 3keK , вторые выходы которого соединены с входами предварительной установки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов и с первым входом элемента И, второй вход которого подключен к инверсному выходу первого RS-триггера, а выход - к информационному входу первого т счетчика импульсов, установочный вход которого соединен с выходом блока начальной установки, вторые входы блока сравнения кодов подключены к выходам первого регистра, S-вход перрого RS-триггера через дешифратор соединен с адресньми выходами второю го регистра и с входами блока задер 3 жек,- входы обнуления второго и треQD тьего счетчиков импульсов соединень с вькодом блока начальной установю СХ) ки., 2. Устройство по П.1, о т л ич .ающееся тем, что блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу разрядов первого регистра, коммутатор . знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разрядов подключены к первым входам

СОЮЗ СОВЕТСКИХ ссцю ион

РЕСПУБЛИК,.SU„„3 126928 з(И) G 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

fO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (21) 3632139/24-24 (22) 10.08 ° 83 (46) 30. 11. 84. Бюл. Н 44 (72) Б.В.Белов,Я.Г.Гольдин,А.Я.Мальчик, К;И.Налк, Л.Б.Спектор, Л.Н.Файнштейн и Г.Д.Цыбульский (71) Особое конструкторское бюро станкостроения (53)621.503.55(088.8) (56). 1. Авторское свидетельство СССР

9714357, кл. G 05 В 19/18, С 0S В 23/02, 1977.

2. Авторское свидетельство СССР

9734616, кл. 6 05 В 19/18, 1977 (прототип), (54)(57) 1. УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ПРОГРАМИНОГО УПРАВЛЕНИЯ, содержащее генератор тактовых импульсов, выход которого соединен с первым входом вычислительного блока, первый счетчик команд через блок памяти соединен с первыми входами первого и второго регистров, подключенных .вторыми входами к выходу блока начальной установки, выходы второго регистра подключены к первым входам вычислительного блока, выходы первого регистра соединены с адресными входами входных и выходных преобразователей, выходы входных преобразователей подключены к второму входу вычислительного блока информационные выходы которого соединены с информационными входами выходных преобразователей, о т л и ч а ю щ е е— с я тем, что, с целью упрощения устройства, в него введены блок задержек, элемент И, ьторой счетчик импульсов и последовательно соединенные дешифратор, первйй RS-триггер, третий счетчик импульсов, блок срав° нения кодов и второй RS-триггер, прямой выход которого соединен с управляющим входом второго счетчика импульсов, подключенного выходом к .Й-входам первого и второго RS-триггеров, а входами предварительной установки — к первым выходам блока задер-жек, вторые выходы которого соединены с входами предварительной установки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов и с первым входом элемента И, второй вход которого подключен к инверсному выходу первого RS-триггера, а вы- Щ ход — к информационному входу первого счетчика импульсов, установочный вход которого соединен с выходом блока начальной установки, вторые входы блока сравнения кодов подключены к выходам первого регистра, S-вход перрого КЯ-триггера через дешифратор М® соединен с адресными выходами второ- isaac

ro регистра и с входами блока задер- фф жек,. входы обнуления второго и тре- фф тьего счетчиков импульсов соединень" с выходом блока начальной установ- М ки,.

2. Устройство по п.1, о т л ич.а ющ е е с я тем, что блок задержек содержит программные пере— ключатели по числу корректируемых задержек, коммутаторы по числу разря- а дов первого регистра, коммутатор знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разрядов подключены к первым входам

1126928 элементов И.первой и второй групп, вторые входы первой группы элементов И через инвертор и вторые входы второй группы элементов И непосредственно подключены к выходу коммутаt

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для управления металлорежущим станком.

Известно устройство для последовательного программного управления, содержащее последовательно соединенные генератор тактовых импульсов, счетчик команд, запоминающий блок, регистр команд и блок задания команд.

Выход блока задания команд подключен к второму входу счетчика команд.

Второй вход блока задания соединен с выходом логического операционного блока и с первым входом выходного блока согласования и нормирования сигнала. Второй вход этого блока че рез выходной коммутатор соединен с вторым выходом регистра команд и с первым входом входного коммутатора. 20

Второй вход этого коммутатора подключен к выходу входного блока согласования и нормирования сигналов. Третий выход регистра команд подключен к первому входу логического операционного блока. Повышение быстродействия устройства достигается за счет введения блока свертки информации, первый вход которого подключен к выходу входного ЗО коммутатора, выход — к второму входу логического операционного блока, а второй и третий входы — к четвертому и пятому выходам регистра команд, а также за счет того, что З5 блок свертки информации выполнен, на логических элементах ИЛИ—

ИСКЛЮЧАЮЩЕЕ, ИЛИ и И (1).

Недостатком этого устройства является узкая область применения: 40 не позволяет формировать корректируемые временные команды (задержки).

Наиболее близким по технической сущности к предлагаемому является

Р устройство, с одержаще е входные тора знака коррекции, выходы элемен-. тов И являются выходами блока, входы которого подключены к адресным входам коммутаторов по числу разрядов первого регистра.

2 и выходные преобразователи информации, связанные с вычислительным блоком, генератор тактовых импульсов, выход которого подключен к входу вычислительного блока и к входу счетчика команд, кодовые выходы которого подключены к. входам блока памяти, выходы последнего соединены с вычислительным блоком. В процессе работы устройства с помощью вычислительного блока из блока памяти последовательно считываются и обрабатываются команды программы P2 ).

Однако последовательность обработки команды, поступающей с входных и выходных преобразователей, обусловлена алгоритмом управления и в случае формирования программируемых временных команд (задержек) требует усложнения вычислительного блока и блока памяти. Так как при наладке станка возникает необходимость оперативногс изменения параметров временных команд, то это приводит к увеличению времени предварительной наладки и переналадки станка в процессе эксплуатации.

Цель изобретения — упрощение устройства за счет сокращения объема памяти при использовании временных команд (задержек), параметры которых необходимо сКорректировать во время наладки станка.

Поставленная цель достигается тем, что в устройство для последовательного программного управления, содержащее генератор тактовых импульсов, выход которого соединен с первым входом вычислительного блока, первый счетчик импульсов через блок памяти соединен с первыми входами первого и второго регистров, подключенных вторыми входами к выходу блока начальной установки, выходы второго регистра подключены

1126928 к первым входам вычислительного блока, выходы первого регистра соединены с адресными входами входных и выходных преобразователей, выходы входных преобразователей подключены к второму входу вычислительного блока, информационные выходы которого соединены с информационными входами выходных преобразователей, введены блок за" держек, элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первый RSтриггер, третий счетчик импульсов, блок сравнения кодов и второй RS.триггер, прямой выход которого сое- f5 динен с управляющим входом второго счетчика импульсо, подключенного выходом к К-входам первого и второго

RS-триггеров, а входами предварительной установки к первым выходам 2щ блока задержек, вторые выходы которого соединены с входами предварительной установки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов, и с первым входом элемента И, второй вход которого подключен к инверсному выходу первого RS-триггера, а вы- 30 ход — к информационному входу первого счетчика импульсов, установочный вход которого соединен с выходом блока начальной установки, вторые входы блока сравнения кодов подключены к выходам первого регистра, S-вход первого RS-триггера через дешифратор соединен с адресными выходами второго регистра и с входами блока задержек, входи обнуления второго и третьего 40 счетчиков, импульсов соединены с выходами блока начальной установки.

Блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу раэ- 45 рядов первого регистра, коммутатор знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, 50 выходы коммутаторов по количеству разрядов подключены к первым входам элементов И первого и второй групп, вторые входы первой группы элементов

И через инвертор и вторые входы вто- 55 рой группы элементов И непосредственно подключены к выходу коммутатора знака коррекции, выходы элементов

И являются выходами блока, входы которого подключены к адресным входам коммутаторов по числу разрядов первого регистра.

Блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу разрядов первого регистра, коммутатор знака коррекции, две группы схем И, причем количество элементов И в каждой группе определено количеством коммутаторов, а также инверторов.

Адресные входы коммутаторов, соединенные параллельно в соответствии с номером разрядов, образуют входы блока, информационные входы коммутаторов соединены с выходами программных переключателей. Выходы коммутаторов соединены с первыми входами всех элементов И. Вторые входы первой группы элементов И через иивертор подключены к выходу коммутатора знака коррекции. Вторые входы второй группы элементов И непосредственно подключены к выходу этого коммутатора. Входы элементов И образуют выходы блока..

Коммутатор знака коррекции по своему выполнению конструктивно не отличается от всех остальных коммутаторов.

Включение и устройство блока задержек, двух триггеров, элементов И, блока сравнения, дешифратора и двух счетчиков позволяет уменьшить объем блока памяти, необходимый для программирования величин задержек.

На фиг.1 приведена структурная схема устройства; на фиг.2 — схема блока задержек, на фиг.3 — принципиальная схема вычислительного блока; на фиг.4 — принципиальная схема дешифратора, на фиг.5 †принципиальная схема начальной установки.

Устройство содержит генератор тактовых импульсов 1, элемент И 2 и вычислительный блок 3. Выход элемента И 2 соединен со счетным входом первого счетчика 4, который является счетчиком команд, кодовые выходы счетчика. команд 4 соединены с входами адреса блока 5 памяти, информационные выходы которого соединены с входами первого регистра 6 и второго

7, а также дешифратор 8, блок 9 задержек, первый RS-триггер 10, счетчик импульсов 11, второй RSтриггер 12, третий счетчик 13 импульсов, блок сравнения 14, входные преобразователи 15, выходные преобразователи 16, объект управления 17.

Первый регистр 6 предназначен для запоминания кода адреса входа или выхода соответствующего данному 5 шагу программы, второй регистр 7 предназначен для запоминания кода операции, которую нужно выполнить на данном шаге программы.

Дешифратор 8 предназначен для выявления кода операции с выдержкой времени и поэтому только один вьиод.

Счетчик 11 импульсов представляет собой двоичный счетчик с предварительной установкой начального состбя- ния и установкой в "0" и осуществляет счет на вычитание. Его разрядность определяется величиной необходимой коррекции величины выдержки времени в сторону ее увеличения. 2О

Счетчик импульсов 13 представляет собой двоичный счетчик, имеющий вход обнуления, а также входы предварительной установки начального состояния, соединенные с первыми выходами блока 9 задержек.

Информационные выходы входных

„преобразователей 15 соединены с третьим информационным входом вычислительного блока 3, первый вьиод кото- ЗО рого подключен к управляющему входу, а второй выход — к информационному входу выходных преобразователей 16. Блок задержек 9 (фиг.2) содержит программные переключатели 18 па чис- З»; лу разрядов регистра 6, выход которых соединен с информационными входами соответствующих коммутаторов 19 и коммутатора знака коррекции 20, адресные входы которых соединены с вьиодами соответствующих разрядов регистра 7. Выход коммутатора 20 соединен через инвертор 21 с вторыми входами элементов И 22 и непосредст венно с вторыми входами элементов

И 23, выходы которых соединены е входами предварительной установки счетчика 11, вьиоды элементов И 22 соединены с входами предварительной установки счетчика 13, Первые входы у элементов И 22 и 23 соединены с вьиодами коммутаторов 19.

На фиг.3 представлена принципиальная схема вычислительного блока 3 состоящего из элемента 24 постоян- 55 ной памяти и регистра 25, вход синхронизации которого образует первый вход блока 3.

928 6

Адресный вход А „ », элемента 24 постоянной памяти образует третий вход вычислительного блока 3, который соединен с выходом преобразователя 15.

Адресные входы элемента 24 постоянной памяти Ао- А, образуют вторые входы блока 3, причем число этих входов равно числу, где Й— количество разрядов регистра 7.

Адресный вход А + элемента 24 соединен с выходом регистра 25. Кроме того, вьиод регистра 25 образует второй, или информационный, выход блока 3. Информационный вход регистра 25 соединен с первым вьиодом элемента 24 постоянной памяти. Второй выход элемента 24 образует пер вый, или управляющий выход блока 3.

Элемент 24 постоянной памяти предназначен для хранения всех возможньи результатов логических операций

» выполняемых блоком 3, и имеет

И+2 ооъем памяти 2 слов по два разряда в каждом. Если число N+2 не превосходит. десяти, элемент 24 может быть выполнен на одной микросхеме К573РФ1.

Регистр 25 предназначен для хранения результата очередной логической операции и имеет для данного примера реализации только один разряд. Регистр 25 может быть выполнен на одном триггере -Р -типа из микросхемы К155ТИ2.

На фиг.4 представлена принципиальная схема дешифратора 8. Дешифратор

8 включает в себя многовходавой элемент И-НЕ 26, выход которого соединен с входом элемента HE 27, 5— входом триггера 28 и первым входом элемента И-HE 29. Выход элементаНЕ 27 соединен с Р -входом триггера 28, прямой выход которого соединен с вторым входом элемента И-НЕ

29, Входы элемента И-НЕ 26 образуют входы дешифратора 8 и соединены с выходами регистра 7 и с входами, блока 9. Число входов элемента И-HE

26 равно числу разрядов регистра 7.

Выход элемента И-HE 29 образует выход дешифратара 8, который соединен с 5-входом триггера 10.

Элементы 26.27,29, а также триггер 28 могут быть реализованы на соответствующих элементах серии микросхем К 155.

7 1126

Входы обнуления счетчиков импульсов 4,11, 13 и регистров 6 и 7. соединены между собой и подключеиы к выходу блока начальной установки 30.

В блок начальной установки 30 входит RC-цепь, состояшая из веэистора 31 и конденсатора 32 (фиг.5) . Блок начальной установки 30 служит для формирования импульса сброса в нулевое состояние счетчиков импульсов 4, 11, 10

13 и регистров 6,7 в первый момент времени после включения питания устройства.

Разрядность регистра 6, блока сравнения 14, счетчика 13, счетчика 15

11, а также количество элементов

И 22, элементов И 3 и количество коммутаторов 19 определяются в конечном итоге числом входов-выходов всего устройства. Разрядность ре- 20 гистра 7 определяется количеством команд, необходимых для работы вычислительного блока 3, и числом корректируемых задержек. Количество информационных разрядов блока 5 25 памяти определяется как сумма разрядов регистров 6,7, Программирование операций с выдержкой времени осуществляется при помощи двух командных слов: пер- щ вое слово — обычное, состоящее из кода операции с признаком выдержки времени и адреса входа, воздействие которого необходимо задержать; второе слово состоит иэ номера задержки З определяемого количеством разрядов регистра 7, и величины выдержки времени срабатывания, определяемой количеством разрядов регистра 6.

Устройство работает следующим 40 образом.

В первый момент времени после включения питания устройства с выхода блока начальной установки 30 поступает короткий импульс, который уста- 4> навливает в ноль счетчики 4, 11,13 и регистры б и 7.

В результате на первых и вторых входах блока сравнения 14 устанавливают одинаковые нулевые коды. Сиг- 50 налы с выхода блока сравнения 14 устанавливают триггер 12 в единичное состояние, что приводит к снятию запрета на счет счетчику импульсов 11. Так как счетчик 11 предва- 55 рительно установлен в нулевое состояние и является счетчиком на вычитание, то по первому же импульсу

928 8 с генератора 1 тактовых импульсов, поступающих на счетный вход счетчика ii происходит erо переполнение.

В результате на его выходе переполнения появляется сигнал, который устанавливает в "0" триггеры 10 и 12.

Нулевое состояние Ю-триггера

10 разрешает прохождение тактовых импульсов с генератора 1 через элемент И 2 на счетный вход счетчика

4. Нулевое состояние триггера 12 снова запрещает счет счетчику 11, переводя его в режим предварительной установки. После. этого устройство готово к работе.

Длительность импульса с выхода блока начальной установки 30 задается элементами РС 31,32 и выбирается таким образом, чтобы его окончание произошло позже того момента, когда сработает триггер 12.

С выхода генератора 1 тактовых импульсов импульсы постоянной частоты поступают на тактовый вход вычислительного блока 3, на счетные входы счетчиков импульсов 11 и 13 и через элемент И 2 на счетный вход счетчика 4 команд. Счетчик 4 команд состоянием своих разрядов определяет адрес очередного командного слова находящегося в блоке 5 памяти. Командное слово состоит из двух полей: поля адреса, разряды которого записываются в регистр 6, и поле кода операции, разряды которого записываются в регистр 7.

Устройство может работать в двух режимах: выполнение операции без выдержки времени и выполнение операции с выдержкой времени.

В первом режиме РС-триггеры

10 и 12 находятся в нулевом состоянии. Сигнал с инверсного выхода триггера 10 разрешает прохождение

I счетных импульсов через элемент

И 2 на счетный вход счетчика 4 команд. Код операции с регистра .7, поступая на второй вход вычислительного блока 3, определяет вид операции над входными данными, поступающими с входных преобразователей

15 на третий вход вычислительного блока 3. Результат операции с информационного выхода блока 3 выдается по адресу, определяемому состоянием регистра 6, на информационный вход выходных преобразователей 16. Сигна.лы с прямых выходов RC-триггеров

1126

10 и 12 удерживают соответственно счетчики 13 и 11 в режиме предварительной установки, запрещая им счет.

Во втором режиме работы устройства при наличии в коде операции, находящемся в регистре 7, признака зажержки через дешифратор 8 происходит установка триггера 10 в единичное состояние. Тем самым запре- 10 щается прохождение тактовых импульсов с генератора 1 через элемент И 2 на счетный вход счетчика 4 команд.

Счетчик 4 команд останавливается, фиксируя в регистрах 6 и 7 следующее 15 командное слово, в котором программируется комер и величина выдержки времени. Одновременно с этим управляющий сигнал с прямого выхода триггера

10 переводит счетчик импульсов 20

13 из режима предварительной установки в режим счета.

На программных переключателях

18,число которых определяется коли25 чеством корректируемых задержек, задается знак и величина необходимой коррекции. Сигналы с переключателей

18 поразрядно подаются на информационные входы коммутаторов 19 величи- о ны коррекции временной задержки и информационный вход коммутатора 20 знака этой коррекции. Адресные входы коммутаторов 19 и 20 соединены с выходами соответствующих разрядов 35 регистра 7, которые определяют номер выбранной задержки, коммутируя величину ее коррекции на первые входы элементов И 22 И 23.

Выходы элементов И 22 соединены 40 поразрядно с входами предварительной установки счетчика 13. Это позволяет задавать начальное состояние счетчика 13 и тем самым корректировать величину необходимой задержки в сторону уменьшения. о

Код с выхода счетчика. 13 поразрядно поступает на вторые входы блока сравнения 14, на первые входы которого поразрядно поступает двоичный код заданной по программе величины задержки из регистра 6. В момент совпадения кодов по сигналу с выкода блока сравнения 14 триггер

12 устанавливается в единичное сос- Ы тояние, в результате на управляющий вход счетчика 11 поступает разрешение на смет. Исходное состояние

928 10 счетчика 11 определяется кодом, выставленным на выходах элемента

И 23. Это позволяет реализовать коррекцию величины выдержки времени в сторону увеличения за счет дополнительного времени, необходимого для уменьшения содержимого счетчика

Ф импульсов 11 от исходного состояния до нуля, т.е. до выработки на выходе счетчика импульсов 11 сигнала переполнения по нулевому состоянию.

Импульс переполнения счетчика импульсов 11 устанавливает триггер 10 и

12 снова в нулевое состояние, разрешая счет счетчику 4 команд и определяя тем самым момент окончания выдержки времени.

Если дальше в программе запрограммирована команда выдачи сигнала управления на соответствующий выход, что обычно имеет место, то эта выдача происходит только через время, величина которого задана в предыдущем командном слове и скорректирована в сторону уменьшения или увеличения в зависимости от положения програм— мных переключателей 18.

Вычислительный блок 3 работает следуюшим образом.

Адрес ячеики памяти элемента 24 постоянной памяти образован разрядами регистра 7, в котором хранится код очередной логической операции, а также состоянием входа устройства, поступающего с выхода преобразователя 15, адресуемого при

;помощи регистра 6.

Результат предыдущей логической операции, хранящийся в регистре 25 и поступающий на (И+2)-й адресный вход элемента 24, также участвует в адресации результата следующей логической операции.

Таким образом, информация, записанная в ячейках памяти элемента

24, зависит от результата предыдущей операции, состояния соответствующего входа устройства и вида логической операции, которую нужно выполнить над этими двумя операндами. Эта информация и является результатом очередной логической операции. Этот результат при помощи тактового импульса, поступающего с выхода генератора 1, записывается в регист 25 и поступая на (N+2)-й адресный вход элемента 24, участвует в формирования адреса результаi1 11269 та следующей, новой операции, также записанного в элементе 24.

Очередное командное слово, выбранное счетчиком 4 команд из блока

5 памятй и состоящее из двух частей, своей операционной частью, записанной в регистре 7, определяет вид очередной логической операции, выполняемой блоком 3, т.е. состояние адресных входов от А, до А1,, элемен- 10 та 24 постоянной памяти.

Адресная часть командного слова из блока 5 переписывается в регистр

6, который определяет, с какого ,входа устройства поступает информация 15 на (И+1)-й адресный вход элемента 24.

На (Я+2)-м адреснсм входе элемента

24 в этот момент присутствует результат предыдущей операции с выхода регистра 25. Сформированный таким образом адрес из К+2 разрядов определяет адрес ячейки памяти элемента 24, где хранится результат заданной логической операции.

Результат очередной операции хра- 25 нится в регистре 25. Если следующая операция не является командой вывода результата, то на втором выходе элемента 24 постоянной памяти отсутствует управляющий сигнал, а содержимое регистра 25 участвует в формировании адреса результата следующей операции.

Если очередная, выбранная из блока 5, команда является командой вывода результата, на втором выходе элемента 24 появляется управляющий сигнал, поступающий на управляющий вход выходного преобразователя 16.

Этот сигнал разрешает выдачу результата из регистра 25 через преобразователь 16 на соответствующий вы40 ход устройства. Адрес этого выхода задается в адресной части того же командного слова, в операционной части которого записан код операции

45 вывода.

Этот адрес с выходов регистра

6 поступает на адресные входы выходного преобразователя 16 и определяет номер выхода устройства, на который нужно вывести сигнал включения или выключения соответствующего исполнительного элемента объекта управле, ния 17.

Дешифратор 8 работает следующим образом, 55

В первом слове команды выдержки времени содержится код этой команды (в данном примере все единицы). Этот ав28 12 код с выходов регистра 7 поступает на входы элемента И-НЕ 26. На выходе элемента 26 в этом случае будет "О",поступающий на первый вход элемента И-НЕ 29 и блокирующий тем самым прохождение сигнала на выход дешифратора 8. Одновременно с этим

"0" поступающий с выхода элемента

У

26, идет на 5 -вход триггера 28, устанавливая триггер 28 в единичное состояние.

Таким образом, после приема первого слова, содержащего код команды с выдержкой времени, на выходе дешифратора 8 не вырабатывается сигнал для установки триггера 10.

После приема второго слова команды выдержки времени в регистре 7 содержится номер задержки. Код номера задержки отличается от признака команды с выдержкой времени (достаточно, чтобы хотя бы один из разрядов регистра 7 стал нулевым). В этом

I ! случае на выходе элемента 26 устанавливается " 1", которая разрешает прохождение сигнала на выход элемента И-HE 29.

Этот сигнал устанавливает триггер 10 в единичное состояние, запрещая тем самым прохождение тактовых импульсов с генератора 1 через элемент И 2 на вход счетчика 4.

Одновременно с этим "1" с выхода элемента И-HF. 26 поступает через эле мент НЕ 27 на Р-вход триггера 28.

Триггер 28 устанавливается в нулевое состояние, которое опять запрещает прохождение сигналов через элемент

И-НЕ 29 на вход триггера 10 и устан ливает дешифратор 8 в исходное состояние, подготовив его для приема нового признака команды с выдержкой времени.

Введение в устройство относителы простого блока задержек, двух триггеров, элементов И, блока сравнения, дешифратора и двух счетчиков позволяет сократить объем блока памяти, необходимого для программирования яоманд с выдержкой времени и расширяет функциональные возможности, позволяя проводить оперативную корректировку величин выдержек времени при отладке, эксплуатации и ремонте станков.

По сравнению с базовым объектом (серийно применяемый релейный блок управления, например на станке 2А622Ф2-1) предлагаемое устрой1 гЬЮв

44 ство упрощает автоматику станка и по выполняемым функциям заменяет станцию управления станком и блок согласования станка с системой УЧПУ, обеспечивает сокращение сроков отладки станков, так как для внесения изменений в алгоритм управления станком не требуется дополнительный монтаж, повышение надежности и увеличение срока службы, удобство обслуживания благодаря модульной конструкции, сокращение сроков монтажа и наладки станков у потребителя.

Расчетный экономический эффект от внедрения предлагаемого изобретения на один станок составит 440 руб.

112б928

1126928

1126928

От 7

Фик Ф филиал ППП "Патент", г Ужгород ул Проектная 4

Фиг. 5 ,7, 3

ВН КИПИ

Тираж 841

Заказ 8691/36

Подписное