Устройство для формирования адреса буферной памяти

Устройство для формирования адреса буферной памяти

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА БУФЕРНОЙ ПАМЯТИ, содержащее блок памяти, регистр, первый мультиплексор ., шифратор, три элемента ИЛИ, четьфе-элемента И, два элемента НЕ, причем адресный вход устройс.тва соединен с первым адресным входом блока памяти, информационный вход которого соединен с выходом первого. элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И, управляющий вход блока памяти соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами третьего и четвертого элементов И, первые входы которых соединены с входом разрешения коррекции активности , информационные входы устройства соединены с входами шифратора, первый II второй выходы которого соединены с первь м информационным входом первого мультиплексора, третий выход шифратора соединен с управляющим входом первого мультиплексо-. ра, выход которого соединен с информационным входом регистра, синхровход которого является первым сннхровходом устройства, а выход регистра является выходом устройстваj отличающееся тем, что, с целью уменьшения аппаратных затрат , устройство дополнительно содержит триггер и второй мультиплексор , причем выход второго элемента НЕ соединен с первым входом первого элемента И, а его вход соединен с первым входом второго элемента И, первьм входом третьего элемента Ш&1 и вторым адресным входом блока памяти , выход которого соединен с пер- , вым информад1 онным входом второго мультиплексора, выход которого соеСО динен с информационным входом триггера , выход которого соединен с втос: рым входом третьего элемента ИЛИ, выход которого соединен с третьим адресным входом блока памяти, выход которого и выход триггера соединены с вторым информационйьм входом первого мультиплексора, треш тий выход шифратора соедине с управляющим входом второго мультиплексора , второй информационный вход косд торого соединен с вторьм входом вого элемента И, второй вход четвертого элемента И, синхровход триг- , гера, второй вход третьего элемента И и вход второго элемента НЕ соединены соответственно с вторым, третьим четвертым и пятым синхровходами устройства.

.. СОЮЗ СОВЕТСКИХ, СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,„Я0„„1126954

В Ш G 06 F 9/36 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2i) 3620018/24-24 (22) 14.07.83 (46) 30.11.84. Бюл. Ф 44 (72) С.В. Фирсов и А.С. Самарский (53) 681.325(088.8) .(56) 1. Техническое описание ЕС 1060>

2. Патент США Ф 3840862, -кл,. G 06 F 13/00, онублик. 1974 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ФОРИИРОВАНИЯ

АДРЕСА БУФЕРНОЙ ПАИЯТИ, содержащее блок памяти, регистр, первый мультиплексор, шифратор, три элемента ИЛИ, четыре элемента И, два элемента НЕ, причем адресный вход устройства соединен с первым адресным входом блока памяти, информационный вход

«оторого соединен с выходом первого элемента НЕ, вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И, управляющий вход блока памяти соединен с выходом второго элемента ИЛИ, входы которого соединены с. выходами третьего и четвертого элементов И, первые входы которых соединены с входом разрешения коррекции активности, информационные входы устройства соединены с входами шифратора, первый и второй выходы которого соединены с первым информационным входом первого мультиплексора, третий выход шифратора соединен с управляющим входом первого мультиплексо-. ра, выход которого соединен с информационным входом регистра, синхровход которого является первым спнхровходом устройства, а выход регистра является выходом устройства,. о т л и ч а ю щ е е с я тем, что, с целью уменьшения аппаратных затрат, устройство дополнительно содержит триггер и второй мультиплексор, причем выход второго элемента

НЕ соединен с первым входом первого элемента И, а его вход соединен с первым входом второго элемента И, первым входом третьего элемента ИЛИ и вторым адресным входом блока памяти, выход которого соединен с пер- . вым информационным входом второго Я мультиплексора, выход которого соединен с информационным входом триггера, выход которого соединен с вто- . иаав

-рым входом третьего элемента ИРЛ, выход которого соединен с третьим адресным входом блока памяти, выход которого и выход триггера )иай. соединены с вторым информациониым нипц входом первого мультиплексора, третий выход шифратора соединен с уп- @ 1 равляющим входом второго мультиплек- {© сора, второй информационный вход ко- р торого соединен с вторым входом перBoro элемента И, второй вход четвертого элемента И, синхровход триг«, гера, второй вход третьего элемента

И и вход второго элемента НЕ соединены соответственно с вторым, третьим четвертым и пятым синхровходами устрсйства.

1",26954

Изобретение относится к вычислительной технике и может быть использовано в буферной 11амяти ЭРМ, Известно устройства, которое определяет номер блока буферной памяти, 5 подлежащий удалению по алгоритму LAU (первым замещается блок, к которому дольше всего не было обращений) $1).

Недостаток известного устройства— большие аппаратные затраты. При 1б степени ассоциативности буферной памяти (n = 2,4,8,16) число условных единиц памяти,цля отслеживания активности данных равно 1, 6, ?8, 120.

Таким образом, количество схем уп- 15 равления значительно возрастает с увеличением Л .

Наиболее близким к предлагаемому является устройство, содержащее память ак11ивности, регистр, первый 20 мультиплексор, шифратор, первый и второй элементы ИЛИ, первый и второй элементы И первой группы злементов И; первый и второй элементы И второй группы элементов И, первый 25 элемент НБ, причем адресчый вход устройства соединен с первым адресным вхоцом памяти активности, информационный вход которой соединен с выходом первого элемента НЕ„ влад gg которого соединен с выходом первого элемента ИЛИ, входы каторага соединены с выходами элементов И первой группы элементов И, управляющий вход памяти активности соединен с выходом второго элемента ИЛИ, входь1 которого соединены с выходами. элементов И второй группы элементов И, первые входы которых соединены с первым управляющим входом устройства, вторые уа равляющие входы устройства соединены с входом шифратора„ пергый

H Второй выхОды кОторОГО соединены с первыми инфармационньпп1 входами первого мультиплексора, третий выход д,,шифратора соединен с управляющим, входом первого мультиплексора, выход которого соединен г. информационным входом регистра, синхровход которого является первым синхровходом устрой- О ства, а выход регистра является

ВыхОДОм устройства Г2 а

Недостаток данного ус Tpoйства —. большие затраты оборудования. (ля реализации устройства требуется (n-1) ЬБ элементов памяти. Причем число схем управле1гня возрастает с увеличением

Цель;1зобретения — уменьшение аппаратных затрат

Поставленная цель достигается тем, что устройство для формирования адреса буферной памяти, содержащее блок памяти, регистр, первый мультиплексор, шифратор, три элемента ИЛИ, четыре элемента. И, два элемента НЕ, причем адресный вход устройства соединен с первым адресным входом блока памяти, информационный вход котороГО соединен с выходом первогв элемента НЕ, вход коТ0ро1 соединен с выходом первого элемента ViJIH. входы ко" îðîãî соединены с выходами первого и в-араго элементов И, управляющий вход блока памяти соецинен с выходом второго

=";;.емента ИЛИ, в I; соединены с выходами 1ретьего и четвертого элементов И, первые входы которых соединены с входам;эазрешения коррекции активности, информационные входы устройства соединены с входами шифратора, первый и второй выходы которого соединены с первым информационным входом первого мультипл-;,.сора, третий выход шифратора соеДИНЕН С УПРаВЛЯ1ОЩ1Г1 ВХОДОМ ПЕРВОГО мультиплексора, вьг оц которого соединен с информационным входом рс.гистра„ синхровход которого является первым синхровходом устройства, а выход регистра является выходом устройства,,цополнительно содержит триг=

rep и второй мультиплексор, причем выход второго элемента НК соединен с первым входом первого элемента И, а его вход соединен с первым входом второго элемента И, первым входом третьеГо элемента ИЛИ и вторым адресным входом блока памяти, выход которого соединен с первым информацибнным входом второго мультиплексора,. выход которого соединен с инфар- мационным входом триггера, .выход которого соединен с вторым входом третьего элемента П1И.„ выхоц которогo соединен с треть:м адресным входом блока памяти выход которого л и выход триггера соединены с вторым информационным входом первого муль-. типлексора. третий вьгход шифратора соединен с управляющим входо1, второго мультиплексора, второй информационный вход которого соединен с вторьп1 входом первого:1ем .ii га И, 26954 4 рой 26 и третий 27 выходы шифратора 4, адресные входы 28 — 29 блока 1 памяти, выход 30 триггера 5, выход 31 блока 1 памяти.

Ниже изображена граф-схема, показывающая какая строка буферной памяти является максимально активной

1 1 строка

2 0

2 строка

1 3 строка

3 0

4 строка,,де 1, 2, 3 — ячейки памяти.

В табл. 1 показано, как корректируется активность строк буферной памяти (БП).

Т а блица 1

Код, записываемый в ячейки активности

0 строки к которой происходит обращение ячейка 3 ячейка 2 ячейка 1 не изменяется не изменяется не изменяется не и=-меняется 0

В табл. 2 показано, какая строка

БП является минимально активной 40 (ка1 дитатом на удаление). проверястся, 30,31- выходы триггера 5 и блока 1 намяТ а блица 2 ти соответственно.

Номер минималь- 45 но активной строки БП

Блок 1 памяти представляет собой один элемент памяти. Например при числе колонок m=64 и числе строк

50 ь = 4 используется элемент памяти с организацией 256 1.

0 - 0

1 Х

31

3 11 второй вход четвертого элемента И, синхровход триггера, второй вход третьего элемента И и вход второго элемента НЕ соединены соответственно с вторым, третьим, четвертым и пятым синхровходами устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит блок 1 памяти регистр 2, первый мультиплексор 3. шифратор 4, триггер 5, второй мультиплексор 6, элементы И 7 — 10, пер-. вый 11, второй 12 и третий 13 элементы ИПИ, первый 14 и второй 15 элементы НЕ, адресный вход 16 устройст-. ва, первый 17 и второй 18 управляющие входы устройства, первый 19, второй 20, третий 21, четвертый 22 и пятый 23 синхровходы устройства, выход 24 устройства, первый 25, втоОбозначения: Х вЂ” состояние не

Содержимое нужной ячейки считывается на выходе 31 блока 1 памяти при подаче на нее адреса (шестиразрядного) колонки на адресный вход

16 устройства и двух старших разрядов на адресные входы 28 и 29.

1126954

Б табл. 3 (ддя приведенной »а фиг. 1 схемы адре .:адин блока 1 памяти) показано, ка;;ая я-тейка блоТаблипа3

Информация на ад-„есных входах

Ф адресного входа

Номер ячейки памяти ,(по граф-схеме), содержимое которой считывается код»е исполтзуется

Таб; ица .4

Выходы шифратора

Входы шифратора

Сравнение в 4-й т ! строке М1

2с, 27

0

0

П р и м е ч а н и е . "0" на одно:". из входов шифратора указыаае-:,, что в соответ в21ш0ей строке равсчника адреcJB буфер ной памя -:::. сра:тнення не произошло, Информация с выхода элемента НГ 1т записывается в адресуемую ячейку. блока 1 памяти при появлении на его управляющем входе единичного сигнала., ", поступающего с выхода элемента ИЛИ 12 .

Шифратор 4 преобразует четырехразряцный результат сравнения (Ieтыре соответствующих адреса справоч-. ника адресов буферной памяти сравСравнение Сравнение во Сравнение в 1-й стро- 2-A .строке в 3-й ке БП Нп I строке Б12.

Л ка 1 памяти (в пределах заданной колонки) выоирается в зависимости от кода на ее адресных входах 28 и 29. т1иваются с:-:,ыдаваемым процессорам адресом) с. управляющего входа 18 устройства в двухразрядный адрес сттроки буферной памяти (выходы 25 и

26), в которой расположена нужная ин"=-рмация., а также вырабатывает признак сравнения,выход 27).

" абл. 4 поясняет работу шифратотэа ча

1126954

Адрес ячейки буферной памяти составляется из содержимого регистра 2 и добавленных разрядов с адресного входа 16 устройства.

В случае, когда запрашиваемая процессором. информация есть в буферной памяти, "0" на выходе 27 шифратора 4 разрешает передачу адреса строки буферной памяти (выходы 25 и 26) через мультиплексор 3 на вход регистра 2.

Кроме того, производится коррекция содержимого блока 1 памяти.

Активность строки, в которой обнаружены нужные данные должна. стать максимальной.

В цикле, в котором необходима коррекция, на управляющий вход 17 уст,ройства .поступает единичный сигнал, который разрешает прохождение импульсов с синхровходов 22 и 20 устройства на управляющий вход элемента памяти блока 1 памяти. По этим импульсам в адресуемые ячейки памяти активности записывается информация с выхода элемента НЕ 14.

В первой половине цикла процессора на синхровход 23 устройства поступает потенциал первой половины цикла, который подается на адресный вход

28 блока 1 памяти и на один из входов элемента ИЛИ 13. Таким образом передается первая (для заданной .колонки) ячейка активности (см. табл. 3).

В первой половине цикла процессора в адресуемую ячейку блока памяти (1-я ячейка на граф-схел»е) занесется "1", если сравнение произошло в 1-й или во 2-й строке и "0" если— в 3-й или 4-й. "0" на выходе 27 шифратора 4 разрешит прохождение через мультиплексор. 6 информации с выхода 25 шифратора 4, которая заносится в триггер 5 »to импульсу, поступающему на синхровход 21 устройства. Поэтому во второй поло. вине цикла процессора, когда на

1О

ЗО

35 ао

45 синхровходе 23 устройства появится

"0", будет адресоваться (ск»;.табл.З:«

2-я ячейка активности, если сравнение произойло в 1-й илп во 2-ой строке БП, и 3-я ячейка при сравнении в 3-й или 4-й строке буферной памяти. Во второй половине цикла . в адресуемую ячейку блока 1 памяти запишется "0", если сравнение произошло во 2-й или 4-й строке буферной памяти, или "1", если сравненпе произошло в 1-Й или 3-й строке буферной памяти. Иа этом цикл коррекции будет закончен.

В случае, когда в буферную память должны быть загружены новые данные (сравнение не произошло), в регистр

2 должен быть занесен адрес минимально активной строки буферной памяти.

Аналогично, как и прп коррекции активности, в первой половине цикла будет адресоваться первая (для заданной колонки) ячейка активности и "1" на выходе 27 шифратора 4 разрешит прохождение на вход триггера 5 инфориации с выхода 31 блока 1 памяти, которая заносится в триггер

5 в первой половине цикла процессора.

Во второй половине цикла процессора считывается содержимое второй . или третьей ячейки в зависимости от содержимого триггера 5 (си. табл. 3)

Такии образом, к концу цикла процес- сора на шинах 30 и 31 будет установ-" лен адрес мипил»ально активной строки (см. табл. 2). "1" па выходе 27 шифратора 4 разрешит прохождение этого ко;»да через мультиплексор 3 на вход регистра 2 и установится в нем по импульсу на синхровходе 19 устройства.

Таким образом, в нредлагаел»ои устройстве используется один элемент памяти для хранения кода активности строк БП и простая схема коррекции кода активности ц формирования адреса строки БП.

Сс,ставитель Г, Понсмарева

РедактоР А. Ренин . ТехРед И.Куз-:. . а Корректор И, немчик

Заказ 8693/37 Тираж 698 Поднисное

ЗНИНЫ1 Гасударственного комитета СССР по делах изобретений и открн1тий

113035, Москва, И-35., Раушская паб., д. - :/S

Филиал КШ "Патент", в..;>кгород, ул„ Проектная, 4