1127012 - Запоминающее устройство с коррекцией ошибок

Запоминающее устройство с коррекцией ошибок

Иллюстрации

Показать все

Реферат

ЗАПОМИНАЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, первый элемент ИЛИ, формирователь импульсов контрольных разрядов, формирователь импульсов контрольного слова, блок постоянной памяти, первьй и второй дешифраторы,- сумматор по модулю два,причем информационный вход накопителя соединен с входом формирователя импульсов контрольньпс разрядов и является входом устройства , вькод формирователя импульсов контрольных разрядов соединен с крнрольньм входом накопителя,выход которого подключен к входу формирователя импульсов контрольного слова и первому входу сумматора по модулю два, выход которого является информационным выходом устройства , первый выход формирователя .импульсов контрольного слова соединен с входами первого элемента ИЛИ и блока постоянной памяти, выход которого подключен к входам первого и второго дешифраторов, вьЬсоды которых соединены соответственно с вторым итретьим входами сумматора по модулю два, отличающееся тем, что, с целью повышения надежности устройства, оно содержит элементы И, второй, третий и четвертый элементы ИЛИ, элемент ШШ-НЕ,причем второй вьБсод формирователя импульсов контрольного слова соединен с первьми входами первого, второго и -третьего элементов И, выход первого элемента ИЛИ подключен к вторым входам первого, второго и третьего элементов И и к первому входу четвертого элемента И, выход блока достоянной памяти соединен с входа (Л ми третьего и четвертого элементов ИЛИ и входом пятого элемента И, выход третьего элемента ИЛИ подключен к третьим входам первого и треть-g его элементов И и к второму входу четвертого элемента И, выход четвертого элемента ИЛИ соединен с чет-f вертыми входами первого и третьего элементов И и с третьим входом четвертого элемента И, выходы первого и второго элементов И соединены с входами второго элемента ИЛИ, выход| которого подключен к четвертому входу сумматора по модулю два, выходы третьего, четвертого л пятого элементов И соединены с входами элемента ШШ-НЕ выход которого подключен к пятому входу сумматора по моду тю два и является контрольным выходом устройства.

аа 01)

СОЮЗ СОВЕТСКИХ

0646/НЛЮ .РЕСПУБЛИК

3др С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬПЪЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

i (21) 3637498/24-24 (22) 24.08.83 (46) 30.11.84. Бюл. М- 44 (72) Н.И. Гарбузов, Л.Н.. Паращук и А.П. Шарапов (53) 681.327 (088.8) (56) 1. Патент США Ф 4163147, кл. 6 06 F. 11/12, опублик. 1979.

2. Патент США И 4030067, кл.,G 06 F 11./12, опублик. 1977 (прототип). (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С КОРРЕКЦИЕЙ ОШИБОК, содержащее накопитель, первый элемент ИЛИ, формирователь импульсов контрольных разрядов, формировагель.импульсов контрольного слова, блок постоянной памяти, первый и второй дешифраторы, сумматор по модулю два, причем информационный вход накопителя соединен с входом формирователя импульсов контрольных разрядов и является входом устройства, выход формирователя импульсов контрольных разрядов соединен с кон рольным .входом накопителя,выход которого подключен к входу формирователя импульсов контрольного слова и первому входу сумматора по модулю два, выход которого является информационным выходом. устройства, первый выход формирователя .импульсов контрольного слова соединен с входами первого элемента ИЛИ и блока постоянной памяти, выход которого подключен к входам первого и второго.дешифраторов, выходы которых соединены соответственно с вторым и третьим входами сумматора по модулю два, о т л и ч а ю щ е е с я тем, что, с целью повышения надеж- . ности устройства, оно содержит элементы И, второй, третий и четвертый элементы ИЛИ, элемент ИЛИ-НЕ,причем второй выход формирователя импульсов контрольного слова соединен с первыми входами первого, второго и

- третьего элементов И, выход первого элемента ИЛИ подключен к вторым входам первого, второго и третьего элементов И и к первому входу четвертого элемента И, выход блока : I постоянной памяти соединен с входами третьего и четвертого элементов ИЛИ и входом пятого элемента И, выход третьего элемента ИЛИ подключен к третьим входам первого и треть- Я его элементов И и к второму входу четвертого элемен -а И выход четЭ (Фииб вертого элемента ИЛИ соединен с чет- вертыми входами первого и третьего элементов И и с третьим входом четвертого элемента И, выходы первого и второго элементов И соединены с. входами второго элемента ИЛИ, выход фф которого подключен к четвертому входу сумматора по модулю два, выходы третьего, четвертого и пятого элементов И соединены с входами элемента ИЛИ-НЕ, выход которого подклю- ф чен к пятому входу сумматора по модулю два и является контрольным выходом устройства.

1127012

Изобретение относится к вычислительной технике, в частности к контролю. работы запоминающих устройств, и может быть использовано в запоминающих устройствах ЭВМ.

Известно запоминающее устройство с коррекцией ошибок;, содержащее накопитель, схемы формирования проверочного слова, дешифраторы одноразрядной и двухразрядной ошибок, 1п постоянное запоминающее устройство, схему обнаружения ошибок и селектор 11).

Однако многократное обращение к постоянному запоминающему устройству при возникновении ошибки в укаэанном устройстве значительно увеличивает время обращения к запоминающему устройству.

Наиболее близким по технической 20 сущности к изобретению является запоминающее устройство с коррекцией ошибок, содержащее накопитель, информационный вход которого является информационным входом устройст- 25 ва, формирователь импульсов контрольных .разрядов, вход которого соединен с информационным входом устройства, а выход соединен с контрольным входом накопителя, блок поразрядного суммирования по модулю два, выход которого является информационным выходом устройства, а первый вход соединен с выходом накопителя, соединенные последова35 тельно формирователь импульсов контрольного слова, вход которого соединен с выходом накопителя, .блок постоянной памяти и первый дешифратор, выход которого соединен с вто- 40 рым входом блma поразрядного суммирования по модулю два, первый элемент ИЛИ, входы которого соединены с выходами формирователя импульсов контрольного слова, между выходами разрядов блока постоянной памяти и третьим входом блока поразрядного суммирования по модулю два включен второй дешифратор 2 J, Недостаток данного устройства обусловлен невозможностью обнаружения пакетных ошибок и сочетаний одно-, разрядных и пакетных ошибок, которые могут возникнуть при использовании многоразрядных блоков накопителя, что снижает достоверность храни- 5 мой информации.

11ель изобретения вЂ” повышение надежности устройства.

Поставленная цель достигается тем, что в запоминающее устройство с коррекцией ошибок, содержащее накопитель, первый элемент ИЛИ,формирователь импульсов контрольных разрядов, формирователь импульсов контрольного слова, блок постоянной памяти, первый и второй дешифраторы, сумматор по модулю два, причем информационный вход накопителя соединен с входом формирователя импульсов контрольных разрядов и является входом устройства, выход формирователя импульсов контрольных разрядов соединен с контрольным входом накопителя, выход которого подключен к входу. формирователя импульсов контрольного слова и первому входу сумматора по модулю два, выход которого является информационным выходом устройства, первый выход формирователя импульсов контрольного слова соединен с входами первого элемента ИЛИ и блока постоянной памяти, выход которого подключен к входам первого и второго дешифраторов, выходы которых соединены соответственно с вторым и третьим входами сумматора по модулю два, введены элементы И, второй, третий и четвертый элементы ИЛИ, элемент ИЛИ-НЕ, причем второй выход формирователя импульсов контрольного слова соединен с первыми входами первого, второго и третьего элементов И, выход первого элемента ИЛИ подключен к вторым входам первого, второго и третьего элементов И и к первому входу четвертого элемента И, выход блока постоянной памяти соединен с входами третьего и четвертого элементов ИЛИ и входом пятого элемента И выход третьего элемента ИЛИ подключен к третьим входам первого и третьего элементов И и к второму входу четвертого элемента И, выход четвертого элемента ИЛИ соединен с четвертыми вхо-, дами первого и третьего элементов И и с третьим входом четвертого .элемента И, выходы первого и второго элементов И соединены с входами второго элемента ИЛИ, выход которого подключен к четвертому входу сумматора по модулю два,выходы третьего, четвертого и пятого элементов И соединены с входами элемента ИЛИ-НЕ, выход которого под

3 ключен к пятому входу сумматора по модулю два и является контрольным выходом устройства.

На фиг.1 представлена структурная схема предложенного устройства, на фиг.2 вЂ” пример выполнения блока поразрядного суммирования по модулю два, на фиг.З и 4 - проверочная

Н-матрица кода для разрядности sano минающего устро йства, равной 128 . 1б разрядам.

1 1 27012

О 1 1 1 1 1 О 1 1 80

82 о о о " О

Устройство. содержит накопитель 1, формирователь 2.импульсов контрольных разрядов, суммагор 3 по модулю два, формирователь 4 импульсов кон.трольного слова, блок 5 постоянной . памяти, первый дешифратор 6, первый элемент ИЛИ 7, второй дешифратор 8, первый элемент И 9, второй элемент И 10, третий элемент. И 11, четвертый элемент И 12, пятый элемент И 13, элемент ИЛИ-НЕ 14, второй элемент ИЛИ 15, третий эле.мент- ИЛИ 16, четвертый элемент ИЛИ

17, блок 18 элементов ИЛИ, блок 19 элементов И, блок 20 двухвходовых схем сложения по модулю два.

1 1 О О 1 0 О

eL M о о d, о6

% где оР вЂ” вектор-столбцы степени 1., Н-матрицы для поля Галуа GF(2+).

Разряд SO проверочного слова получается сложением по модулю два тех разрядов, у которых имеется "1" в верхней строке матрицы. Разряды S1 проверочного слова полу- . чаются сложением. по модулю два разрядов второй строки, а разряды:

$2 вЂ” третьей строки Н-матрицы. Pasряд общей четности определяется как $0 = $0 + S1 - S2.

При возникновении шибок в 1 и ) разрядах хранимого.в накопителе слова значения разрядов 81 и $2 проверочного слова, определяются

51dj19Ф 1

3(1-1) 3 (j-1)

Разряд общей четности SO = О.

Прн возникновении ошибки в одном разряде хранимого слова выполняются условия

В осиову работы предложенного устройства положены следующие теоретические предпосылки.

Повышение требований к надежности, запоминающих устройств (ЗУ) на полупроводниковых запоминающих микросхемах привело.к необходимости.применения корректирующих кодов Боуэа-Чоудхури-Хоквингема (БЧХ),исправляю- щих одну или две одноразрядные ошибки и обнаруживающих три одноразрядные ошибки, воэникаюшие в- результате сбоев или отказов в полупроводниковом ЗУ. Однако эти коды не обнаруживают ошибки.при отказах строки запоминающих микросхем модуля памяти, всего модуля памяти, схем кодирования и декодирования и др., т.е. при отказах и сбоях, приводящих к пакетным ошибкам, а также к сочетаниям пакетных и одноразрядных ошибок. Для кода БЧХ с параметрами и вЂ” кодовое слово, равное 16 и информационное слово, равное 7, порождающий полином имеет вид Р(Х7 = (Х + Х + 1).

Проверочная Н-матрица декодирования следующая

7 8 э tO 1 1 1Э И ($1) -S2 S0 -=1.

При возникновении трех ошибок разряд общей четности $0" равен единице, а условие 82=(81) не выполняется.

Для обнаружения пакетных ошибок и их сочетания с одноразрядными необходимо, чтобы сумма по модулю два любого числа вектор-столбцов, входящих в состав одного пакета разрядов или в сочетании с любым вектор - столбцом Н - матрицы, не должна равняться никакому из используемых вектор вЂ” столбцов Н-матрицы или никакой сумме двух любых вектор вЂ”. столбцов Н вЂ” матвЂ” рицы °

Этому требованию удовлетворяет распределение вектор-столбцов

Н-матрицы декодирования по пакетам которое при разрядности пакета, равной 4, имеет вид

27012

Па

1 1

МО ф !

9 О! 12

Идеко g

В 11

Пакет 1 Пакет 2, 0 0. О

0 „1г ЫО d1iы2 Ы7Ы

0 d Ыо ЫЗ !Ый Ы6 с(4

СО 5 С1 4 ) СЗ С8 С4 3

Проверочная Н-матрица.кодирования строится аналогично проверочной

Н-матрице декодирования, только порождающий цолинои P(X) = (Х +Х+1)

4 (Х"+Х9+Хг+Х+1) выбирается по из- 15 вестным таблицам построения кода

БЧХ.

Устройство работает следующим образом.

При записи информационное сло- 2р во поступает с информационного входа устройства в накопитель 1 и формирователь 2 импульсов контрольных разрядов, где в соответствии, с Н-матрицей кодирования формируют- 2S ся значения контрольных разрядов, которые также поступают в накопитель

1 через его контрольный вход.

При считывании значения информационных и контрольных разрядов 3О поступают на формирователь 4 импульсов контрольного слова, где определяются значения разрядов SO $1 и S2 контрольного слова в соответствии с Н-матрицей декодирования (фиг.3 и 4) . В формирователе 4 импульсов контрольного слова определяется также значение разряда общей четности, как сумка по модулю два значений разрядов S0, S.1 и S2 . 40 контрольного слова,т.е. $043 81 Ж $2., Значение разряда общей четности . контрольного слова. поступает с дополнительного выхода формирователя .

4 импульсов контрольного слова на первый инверсный вход первого.элемента И 9, первый вход второго элемента И 10 и первый вход третьего элемента И 11. Значения разрядов

81 и 82 проверочного слова являются адресными разрядами блока 5 постоян

S0 ной памяти. По адресу S1 $2 из .блока 5 постоянной памяти считывается два слова А ....А (р- „ и ъ 2 "Л

Б1...Бр п3 в которых содержатся в двоичной форме значения местополо-, .жения либо одной одноразрядной ошибки (слово.А ... .А ffo ), либо двух одноразряднйх ошибок (слово б

I кет 3 (Пакет 4 ! !

0 0 1 <1 1 0 1

6 9 И. I 8 9 13 1

С5 С7 С6 7 Ii 1 2 6 С2

А„...А (уо . Q) для первой ошибки, а слово Б1...В(у ) для второй ошнбкф Здесь (о n) означает ближайшее большее целое число, п --.. кодовое слово, определяемое как сумма информационных и контрольных разрядов .

При возникновении одной или двух одноразрядных ошибок считанные из блока 5 постоянной памяти кодовые слова дешифруются в первом дешифраторе 6 (слово А ...Ap + „ 1 и вто2п ром дешифраторе 8 (слово Б„...Б а затем в сумматоре 3 по модулю два. происходит непосредственное исправление отказавших разрядов.

В первом элементе ИЛИ 7 происходит определение неравенства нулю разрядов $1 и S2 .проверочного слова.

В третьем 16 и четвертом 17 элементах ИЛИ происходит определение неравенства нулю считанных из блока постоянной памяти 5 кодовых слов

А„...А(у „ч и Б„...Б („ соотЪ Й ) ветственно.

В первом 9 и втором 10 элементах И и во втором элементе ИЛИ 15 происходит определение значения.вектора. ошибки контрольного разряда СО, т.е. в случае ошибки в этом разряде на выходе второго элемента ИЛИ 1,5 вырабатывается сигнал логической "1". .Первый элемент И 9 вырабатывает сигнал вектора ошибки контрольного разря. да CO только в том случае, когда имеется вторая ошибка в любом другом разряде .хранимого в накопителе 1 слова. Второй элемент И 10 вырабатывает сигнал. вектора ошибки контроль-, ного разряда СО, когда имеется только одна ошибка в считанном из накопителя

1 слове и она находится в контрольном разряде СО.

В третьем. элементе И 11 вырабатывается сигнал о наличии трех одноразрядных ошибок в слове, считанном из накопителя 1 причем среди них нет ошибки контрольного разряда СО.

1127012

В пятом элементе.И -13 вырабатывается сигнал о наличии пакетной ошибки.При этом из блока э постоян- . ной памяти считываются кодовые слова, все. разряды которых равны логической

В элементе ИЛИ-НЕ-14 вырабатывается управляюпряй,сигнал для сумматора 3 по модулю- два. При наличии одной или двух. одноразрядных ошибок вырабатывается сигнал логической ."1",10 который разрешает. коррекцию отказавших разрядов с помощью блока 19 эле». ментов И и блока 20 двухвходовых схем сложения по модулю два (фнг.2). В блоке схем ИДИ 18 происходит поразряв 15 ное объединение соответствующих вы-. ходов первого дешифратора б ш второго дешифратора 8. При наличии трех одноразрядных ошибок или пакетных ошибок, или сочетания пакетных 20 ошибок с одноразряднмаа вырабатывается сигнал логического "О", запрещающий коррекцию в сумматоре 3. по- модулю два.

В зависимости от значений разрядов . 25

S0. S2 контрольного слова и значений разрядов кодовых слов А, Ар Офg 63 и Б, ...Б(р „1 возможнй случаи, приведенные в таолице. для обнаружения .сочетаний jp пакетных ошибок с одноразрядными необходимо, чтобы сумма по модулю два любого пакета разрядов с любым вектор-столбцом одиночного. разряда Н-матрицы не равня35 лась никакому из используемых вектор-столбцов Н-матрицы или никакой сумме двух любых .вектор-столбцов

Н-матрицы.

Различие сочетания 4-разрядной пакетной ошибки и одноразрядной ошибки от двух одноразрядных ошибок осуществляется .за счет различия разряда общей четности.

Различие сочетания:i-й 4-раз- рядной пакетной ошибки и j-й одноразрядной ошибки от любой одноразрядной осуществляется эа счет значения разрядов S1 контрольного слова для сочетания ошибок могут совпадать со значениями разрядов S1 контрольного слова только 1-й одноразрядной ошибки, так как разряды S1 пакетной ошибки всегда равны нулю (Н-матрица- на фиг.3 и 4), значения разрядов S2 контрольного слова для сочетания ошибок всегда неравны значениям разрядов S2 контрольного слова 1-й одноразрядной ошибки, так как значения разрядов

82 контрольного слова j-й 4-разрядной пакетной ошибки всегда неравны нулю (Н-матрица на фиг.3 и 4).

При разрядности пакетных ошибок, равной восьми, необходимо объединить два пакета по четыре разряда проверочной Н-матрицы. Все комбинации пяти, шести и семиразрядных ошибок среди восьмиразрядного пакета ошибок определяются с помощью ЭВИ.

Процент обнаружения этих комбинаций ошибок равен 97-99, а для восьмиразрядного пакета вЂ” 100.

Устройство позволяет повысить достоверность хранимой в ЗУ и выдаваемой из него на обработку в другие неустройства информации sa счет того, что в нем по сравнению с прототипом происходит обнаружение пакетных ошибок и сочетания пакетных ошибок с одноразрядными. Признак наличия обнаруживаемой, но некорректируемой"ошибки поступает на выход данного устройства и в приемном устройстве может использоваться для блокировки приема и обработки ошибочной информации.

Таблица

1127012

Значения разрядов кодовых слов блока постоянной памяти

Типы ошибок в устройстве

А ..Ар

ВН В(Е., ) Разряд общей четности

Ошибок нет

Одноразрядная ошибка

Двоичный 0 номер местоположения в разрядах, кроме разряда СО одноразрядной ошибки

Одноразрядная ошибка в контрольном разряде СО

Двоичный номер местоположения второй ошибки

0 ка разрядности 4

Двоичный номер местоположения второй ошибки

Все разряды равны единице

Любое значека разрядности 4 или две пакетные ошибки по 4 ние, неравное нулю разряда каждая

Значения разрядов проверочного слова

Любое значе- Любое эначение,неравное ние,неравнулю. ное нулю

Условие ($1) =S2 выполняется

Любое эначе- Любое значение,неравное ние нулю

Условие ($1) =$2 не выполняется

Любое эначе- Любое значение ние

Условие (S1) S2 не выполняется

Любое значе- Любое значение,неравное ние нулю

Условие (S1) =S2 не выполняется

Двоичный номер местоположения первой ошибки

Две одноразрядные ошибки в разрядах, кроме контрольного разряда СО

Три одноразрядныИ ошибки в разрядах, кроме разряда

СО.

Одноразрядная ошибка и пакетная ошибТри одноразрядные ошибки, причем третья ошибка в раз- . ряде СО

Пакетная ошиб1127012

Фиг. I

1127012

С Ааооа элемента ИПИ- НЕ1М

1127012

ДЛ1 101110111 011 08 011 110 00013 7 7

n r o r o r î r o r о ПП оГо r o TE r d r o r 3r7 o r

01О1uf O1Of 01О101О107 т1010101О(uf

af u.f u.f O f u7 0f и 7.Of uf u7 и7 07 01 07 0101

0101О101010101011010 70 гО101О107О

0101 01 0110101010 0 707 0101 7 0 f 010 f 0 д1 01101007 07 7016 07.0710 7ÎÐ/ 0 "77010

0УОС11ОВ1fuuf f Od> feet f O0 1О01

010000 0 10001 /011 f f 100 f 00)0! 7 111 0

0001000f 0f 1.f 100010711011 0070 f f 0t

01 00 f 0 1 f 0 f ää f ä f f 1 дР 01 0001000100 0

00 01 01 (1 00 1д д 10 01 01 1 дд10 10 00 0007

0101аю11 Ва ОО 011 0О СО О1ОВ10 f u f 17 0

ОО1ООЮI Îàf f f 077 О11f1а О017 07аиf

СООСЫЯЙОдй7ИОдРФО2ОИН1 Р 5 4 Х 6 7 Ю У1011 ЮОВ 15@17 оо р р у ыд иицр ду дпуд

0f 0f 0f àf 07 01016 f 07 6707Ю 7а 30101О1

f 07010 7 10 f 011 101010 701 д 70101070 дt 01 0 f 0f 0/ д 7д дд 7 10 1Р f,0101 1Ю 76 /

Оf 0101 07 1010 f д1001 д f 01 РУ 70 7д1 0 f 0

P1О j 107001011дf Р Рf 01107Од10 j 707Р

f 10 ВЗ У Î 0ЬЗаи аРа юаааи И 1 ива »

1 Г1 УЧГ(ГО ОТО 10 0 0 00 1 дд 00 7 1 f 0 07 10 1 7 .

f /gg1Pgg f ggg0g f фf ggggÄ7 771 gg/ g

10 f 1 01001 70117 07 000717! О l дд00ддд

0111 011) 0 f 7101 7 7 7 0 7 7 О! 0 0101717 Од

01.1д 1f 10 70 f 1007006 700 700 f 1 108000 071000ОО11007010110 ОО70707100 Р 71

1д7 11д11Р06 100601f f 1.00077 0170 70

ХО... П4 - конифолвнце разряды ..f... 4У - информацоонкые разряды. 1127012

М... fÎ - муiувщюуаееие рафа

N N $8- ри ааЬ гу@Ьрюаы лай ФЬаФ.

Составитель О. Кулаков

ТехРед Т. Дубиняак КоРРектоР В. СиницкаЯ

Редактор M. Келемеш

Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 8747/40

Филиал IIIIII "Патент", r. Ужгород, ул. Проектная,4 тГГ<п DtРГО 1У1Р ГГЫ тхГк)ш тTki

rot 0t 010t otot 01ntot outororor 010

0 t 0 r0 1010 101010101 011101010/0101

010f 010101010101 t î r îîî! 010101010

0r 0torofr o10s0rooror ffDrrorofofo

01 011 0100 r D r g o r 00 f or oo r ou f o t t ot o

î гл) Чйгвт йгт-т и г/ гггп тт9 М-Н-

l 01 tîàè1 1,110f 011а00101 00010О111 0

D r1 r f о оио0010001001011 д f 10111 01 r

00101.10f 1101001011 10111 дддд/0001

1 gr t 11 010111 0001000 110001 1010100

O 000 011 001 010 01 11 01 0 001111 f 10110

10111010111 011 1100001111101001

Щ51 52Я545556575359606162636463666766ИВ71727574i757677ЮЮЮ р г д дрын/ а ар ц щ

10101010 r f r 0 t 0101 010 t D10 t D f 0 tD fo

t0l 0r01Dr01Dt0f D1010t01010f D1010

01010f D t of n f D f 0 1101 010 ra r 0101010

01010101 tot 010100101010110101 010

001ВВС f à01001011О11 f Î111711ВООÎf

f 1101 11.00001000f 001 01101f 101001 4""

r 1010 r 00 f 1 r à 01 f f 10001 1r O r 0111101

Запоминающее устройство с коррекцией ошибок

Патент 1127012