Цифровой дискриминатор

Цифровой дискриминатор

Иллюстрации

Показать все

Реферат

 

ЦИФРОВОЙ ДИСКРИМИНАТОР, содержащий счетчик, переключатель уровней, первый и второй блоки памяти, первый и второй элементы сравнения, блок выдачи числа и блок управления, включающий триггер первый и второй элементы И, первый элемент ИЛИ, формирователи заднего фронта импульса, причем информационный вход устройства соединен со счетным входом счетчика , выходы разрядов которого соединены с первой группой входов первого элемента сравнения и информационными входами блока выдачи числа, выходы которого являются выходами устройства, выходы первого блока памяти соединены с второй группой входов первого элемента сравнения, вход разрещеш1я записи кода устройства подключен к входу первого формирователя заднего фронта импульса, выход которого подключен к первым входам первого и второго элементов И и синхронизирующему входу триггера, инверсный выход, которого соединен с вторым входом первого элемента И, выходы первого и второго элементов И подключены к входам первого элемента ИЛИ, выход которого соединен с входом разрещения выдачи блока выдач 1 )числа и. через второй формирователь заднего фронта импульса с входом разрешения записи первого блока памяти , отличающийся тем, что, с цель.ю повыщения достоверности цифрового дискриминатора за счет устранения условий разночтения при формировании заданных уровней дискриминации, в него введены сум (Л матор и вычитатель, первые группы входов которых подключены к выходам переключателя уровней, а вторые группы - к выходам разрядов счетчика и первой группе входов второго элемента сравнения, вторая группа входов которого подключена к вы- . ходам второго блока памяти, установочные N9 входы которого соединены с выходами выX ) читателя, а вход разрешения записи с выходом второго формирователя задаего фроио та импульса, в блок управления дополни41 Х тельно введен второй элемент ИЛИ, выход кЬторого соединен с вторым входом второго этемента И, а входы подключены к выходам первого и второго элементов сравнения.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 О1) зад 6 06 Е 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHQMV СВИДЕТЕЛЬСТВУ (21) 3610421/24 — 24 (22) 09.06.83 (46) 07;12.84. Бюл. Р 45 (72) М. H. Штейнберг и Г. О. Вайсман (71) Сйециальное конструкторское бюро биологического приборостроения с опытным производством Института физики АН Азербайджанской ССР (53) 681.325.66 (088.8) (56) 1, Авторское свидетельство СССР

Р 591854,. кл. G 06 F 7/00, 1978.

2. Авторское свидетельство СССР

Р 1003069, кл. G 06 F 7/00, 1971 (itpoтотип) . (54)(57) ЦИФРОВОЙ ДИСКРИМИНАТОР, содержащий счетчик, переключатель уровней, первый и второй блоки памяти, первый и второй элементы сравнения, блок выдачи числа и блок управления, включающий триггер первый н второй элементы И, первый элемент ИЛИ, формирователи заднего фронта импульса, причем информационный вход устройства соединен со счетным входом счетчика, выходы разрядов которого соединены с первой группой входов первого элемента сравнения и информационными входами блока выдачи числа, выходы которого являются выходами устройства, выходы первого блока памяти соединены с второй группой входов первого элемента сравнения, вход разрешения записи кода устройства подключен к входу первого формирователя заднего фронта импульса, выход которого подключен к первым входам первого и второго элементов И и синхронизирующему входу триггера, инверсный выход. которого соединен с вторым входом первого элемента И, выходы первого и второго элементов И подключены к входам первого элемента ИЛИ, выход которого соединен с входом разрешения выдачи блока выдачи числа и, через второй формирователь заднего фронта импульса с входом разрешения записи первого блока памяти, о т л и ч а .ю шийся тем, что, с целью повышения достоверности цифрового дискриминатора за счет устранения услоO вий разночтения при формировании заданных Е уровней дискриминации, в него введеньг сум матор и вычитатель, первые группы входов

I которых подключены к выходам переключателя уровней, a,âòîðûå группы входов — к выходам разрядов счетчика и первой группе

ЪФ входов второго элемента сравнения, вторая группа входов которого подключена к вы- . ходам второго блока. памяти, установочные входы которого соединены с выходами вычитателя, а вход разрешения записи с выходом второго формирователя заднего фронта импульса, в блок управления дополнительно введен второй элемент ИЛИ, выход кЬторого соединен с вторым входом второго элемента И, а входы подключены к выходам первого и второго элементов сравнения. рой элементы И, элемент ИЛИ, элемент

ИЛИ вЂ” НЕ, причем группа информационных входов блока соединена с входами элемента ИЛИ вЂ” НЕ, выход которого соединен с входом первого элемента И, выход которого соединен с входом элемента ИЛИ и с входом первого формирователя заднего фронта, выход которого является первым выходом блока, первый управляющий вход бло- . ка соединен с входом первого элемента

И, второй управляющий вход блока соединен с входами формирователя переднего фронта и второго формирователя заднего фронта; выход которого соединен с входом синхронизации триггера, входами первого и второго элемента И, нулевой выход триггера соединен с входом второго элемента И, выход которого соединен с входом элемента ИЛИ; выход которого является вторым выходом блока, выход второго элемента И является третьим выходом блока, выход . формирователя переднего фронта является четвертым. выходом блока (2).

Недостатком известного цифрового дискриминатора является низкая функциональная надежность вследствие возможности нарушения заданных уровней дискриминации выводимых значений, а также вывода квазиповторяющихся (отличающихся. на единицу) значений в области уровня дискриминации, что наряду с нарушением функций дискриминатора приводит к избыточности выводимой информации.

Указанные сбои в работе дискриминатора возникают, когда первый и второй счетчики дискриминатора из-за технологических разбросов параметров фиксируют различающиеся значения анализируемой величины при наличии в поступающем унитарном коде укоро-. ченного импульса, формируемого, например, при окончании тактирования временных интервалов.

При этом в области значений уровней дискриминации, возникают ситуации, когда второй счетчик, участвующий в формировании сигнала разрешения вывода дискриминируемых значений, дает такое разрешение, а первый. счетчик, участвующий в формировании сигнала запрета вывода повторных значений, не вводит запрет и значение анализируемой величины, зафиксированное первым

Целью изобретения является повышение достоверности цифрового дискриминатора за счет устранения условий разночтения при формировании заданных уровней дискриминации.

1128248

Изобретение относится к области информационно-измерительной и вычислительной техники и может найти применение в системах регистрации и обработки случайных сигналов в частности может быть использовано для обработки данных, получаемых от координато графа.

Известен многоканальный цифровой дискриминатор, содержащий блок счетчиков исследуемой величины, переключатели уровней 10 и блоки сравнения по числу уровней дискриминации, триггеры и блок совпадения (1).

Это устройство может дискриминировать анализируемую величину по ряду уровней дискриминации, однако состоит из однока- 15 нальных дискриминаторов, что требует большого объема оборудования. !

Наиболее близким к изобретению является цифровой дискриминатор, содержащий первый и второй счетчики, первый и второй блоки памяти, первый и второй элементы сравнения, переключатель уровней, блок управления и блок выдачи, причем выходы разрядов первого счетчика соединены с установочными входами первого блока памяти, . первой группой входов первого элемента сравнения и информационными входами блока выдачи, выходы которого являются выходами устройства„выходы первого блока

30 памяти соединены с второй группой входов первого элемента сравнения, выход которого соединен с первым управляющим входом блока управления, второй управляющий вход которого является управляющим входом устройства, первый и второй выходы блока уп- З5 равления соединены соответственно с управляющими входами первого блока памяти и блока выдачи, счетный вход первого счетчика соединен с информационным входом устройства и со счетным входом второго счет- 40 чика, выходы разрядов которого соединены с группой информационных входов блока управления, второй группой входов второго элемента сравнения и группой установочных входов второю блока памяти, инверсные выходы разрядов которого соединены с установочными входами второго счетчика, третий и четвертый выходы блока управления соединены с управляющими входами второго блока памяти и второго счетчика соответственно. Выходы переключателя уровней соединены с первой группой входов второго злемен- счетчиком, выводится, та сравнения, выход которого соединен с входом установки второго счетчика в нулевое состояние, блок управления цифрового дис- 55 криминатора содержит. формирователь переднего фронта, первый и второй формирователи заднего фронта, триггер, первый и вто1128248

Поставленная цель достигается тем, что в цифровой дискриминатор, содержащий счетчик, переключатель уровней, первый и второй блоки памяти, первый и второй элементы сравнения, блок выдачи числа и блок управ- 5 пения, включающий триггер, первый и второй элементы И, первый элемент ИЛИ, формирователи заднего фронта импульса, причем информационный вход устройства соединен со счетным входом счетчика, выходы разрядов которого соединены с первой группой входов первого элемента сравнения и информационными входами блока выдачи числа, выходы которого являются выходами устройства, выходы первого блока памяти соединены 15 с второй группой входов первого элемента сравнения, вход разрешения записи кода устройства подключен к входу первого формирователя заднего фронта импульса, выход ко. торого подключен к первым входам первого 20 и второго элементов И и синхрониэирующему входу триггера, инверсный выход которого соединен с вторым входом первого элемента И, выходы первого и второго элементов И подключены к входам первого эле- 25 мента ИЛИ, выход которого соединен с входом разрешения выдачи блока выдачи числа и через второй формирователь заднего фронта импульса с входом разрешения записи первого блока памяти, введены сумматор и вы- 30 читатель, первые группы входов которых подключены к выходам переключателя уров. ней, а вторые группы входов — к выходам разрядов счетчика и первой группе входов второго элемента сравнения, вторая группа

35 входов которого подключена к выходам второго блока памяти, установочные входы которого соединены с выходами вычитателя, а вход разрешения записи — с выходом второформирователя заднего .фронта импульса, 4О в блок управления дополнительно введен второй элемент ИЛИ, выход которого соединен с вторым входом второго элемента И, а входы подключены к выходам первого и второго элементов сравнения. 45

Для отчета уровней дискриминации от первоначально поступившей анализируемой величины, от значения ее, зафиксированного счетчиком, складывается (вычисляется) значение, соответствующих ближайших верхнего и ниж- 5О него уровней дискриминации. При этом индивидуальные параметры счетчика влияют одинаково на формирование соответствующих выводимых значений.

SS

На фиг. 1 приведена структурная схема цифрового дискриминатора; на фиг. 2 — схема блока управления.

Устройство содержит информационный вход

1, счетчик 2, сумматор 3, вычитатель 4, первый и второй блоки 5 и 6 памяти, первый и второй элементы 7 и 8 сравнения, блок

9 управления, блок 10 выдачи числа, переключатель 11 уровней, вход 22 разрешения записи кода, выходы 13, выходы 14 и 15, одновременно являющиеся первым и третьим управляющими входами блока управления, выходы 1.6 — 18 блока управления.

Цифровой дискриминатор работает следующим образом.

В исходном состоянии в счетчик 2 и блок

5 и 6 памяти записаны нули.

Перед началом цикла обработки на управляющий вход 12 подается сигнал высокого уровня и на информационный вход 1 начинает поступать унитарный код анализируемой величины, который подается на счетный вход счетчика 2, Код, преобразующийся в счетчике 2, складывается в сумматоре 3 с кодом величины шага уровня дискриминации, который задан переключателем 11 уровней, а в вычитателе 4 из кода, образующегося в счетчике 2, вычитается величина шага уровня дискриминации.

После прекращения передачи кода анализируемой величины на вход 12 подается сигнал низкого уровня, в соответствии с которым на выходах 16 — 18 блока 9 управления формируются сигналы соответственно отпирания блока 10 выдачи числа и записи содержимого сумматора 3 и вычитателя 4 в блоки 5 и 6 памяти.

В блок 5 памяти при этом записывается код суммы анализируемой величины и шага уровня дискриминации, а в блок 6 памяти соответственно код разности указанных параметров, которые задают верхний и нижний г уровни ближайшего дискриминируемого значенйя.

Последующие циклы обработки производятся аналогично первому, однако теперь после подачи сигнала на управляющий вход 12 устройства на выходах 16-18 блока 9 управления формируются сигналы только в том случае, если на выходе одного из элементов

7 и 8 сравнения возникает сигнал равенства.

Этот сигнал формируется, когда аиапизируемая величина достигает одного из двух ближайших сформированных дискриминируемых значений. При выполнении этого условия на выходе 13 устройства формируется код исследуемой величины.

В предлагаемом цифровом дискриминаторе путем введейия сумматора, вычитателя и новых связей устранена избыточность выдаваемой информации и повышена достовер-.

1128248

17

Фиг.2, ВНИИПИ Заказ 9062/36 Тираж 698 Подписное

Филиал ППП "Патент", г. Ужгород, ул, Проектная, 4 ность за счет изменения условий формирования сигнала разрешения выдачи данных на шины выхода.

В . известном устройстве сигнал разрешения выдачи данных формируется при одновременном выполнении двух условий: при достижении кратности анализируемой величины шагу уровня дискриминации и при неравенстве двух последовательно. выводимых значений.

В предлагаемом устройстве сигнал разреше- . ния выдачи данных формируется при условии достижения анализируемой величины ближайшего дискриминируемого значения.

При этом исключается возможность появления ситуаций нарушения заданных уровней, дискриминации выводимых значений и вывода квазиповторяющихся значений.