Микропрограммное устройство для управления и обмена данными

Микропрограммное устройство для управления и обмена данными

Иллюстрации

Показать все

Реферат

 

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ И ОБМЕНА ДАННЫМИ , содержащее коммутатор команд, коммутатор адреса, блок управления обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса , шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входом-выходом периферийного устройства, а первая группа информационных входов коммутатора адраса образует вход признака направления обменом устройства, группа информационных входов блока прерьшаний образует вход требования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационных выходов блока прерываний, первый выход блока управления обменом соединен с входом признака фиксированного адреса блока прерьгоаний и с разрешающими входами коммутаторов команд и адреса, группы выходов которых через шину адреса соединены с соответствующей группой входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов .маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов коммутаторов адреса и команд, выход наличия прерьгааний блока прерываний соединен с входом прерывания блока управления обменом, вход требования обмена которого входит в группу входов требования прерываний и обмена устройства, второй вькод блока управления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения обмена устройства, отличающееся тем, что, с целью увеличения скорости обмена данными и расширения области применения путем осуществления буфериза- . ции транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микропрограммных средств, в устройство введены постоянный запоминающий блок команд, оперативный запоминающий блок, цеитральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, центральная шина адреса и центральная шина данных, причем первый информационный вход блока микропрограм-

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

hO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ . (21) 3632548/24-24 (22) 12.08.83 (46) 15.12.84. Бюл. Р 46 (72) В.П.Супрун, А.И.Кривоносов, И.И.Корниенко, Г.Н.Тимонькин, С.Н.Ткаченко, В.С.Харченко и С.Б.Никольский (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Ф 911498, кл. С 06 F 3/04, 1982.

2. Авторское свидетельство СССР

N 976437, кл. С 06 F 3/04, 1982 (прототип). (54) (57) 1. МИКРОПРОГРА1ФЯОЕ УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ И ОБМЕНА ДАННЫМИ, содержащее коммутатор команд, коммутатор адреса, блок управления обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса, шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входом-выходом периферийного устройства, а первая группа информационных входов коммутатора ад реса образует вход признака направления обменом устройства, группа информационных входов блока прерываний образует вход требования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационных выходов блока прерываний, первый выход блока управления обменом соединен с входом признака фиксированного адреса блока прерываний и с разрешающими входами коммутаторов команд и адреса, группы выходов кото„.SUÄÄ 1129601 А рых через шину адреса соединены с соответствующей группой входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов коммутаторов адреса и команд, выход наличия прерываний блока прерывайий соединен с входом прерывания блока управления обменом, . вход требования обмена которого входит в группу входов требования прерываний и обмена устройства, второй выход блока управления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения обмена устройства, о т— л и ч а ю щ е е с я тем, что, с целью увеличения скорости обмена данными и расширения области применения путем осуществления буферизации транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микропрограммных средств, в устройство введены постоянный запоминающий блок команд, оперативный запоминающий блок, центральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, / центральная шина адреса и центральная шина данных, причем первый иифор мационный вход блока микропрограм1129601 много управления образует вход логических условий устройства, группа информационных выходов коммутатора информации, постоянного запоминающего блока команд, информационных входов-выходов оперативного запоминающего блока, информационных входов счетчиков команд, адреса, выборки и циклов, вторая группа информационных входов и третий информационный вход блока микропрограммного управления через шину данных соединены с входами-выходами периферийного устройства, первая группа выходов блока микропрограммного управления .образует выход внешних микроопераций устройства, первая и вторая группы информационных входов-выходов центрального оперативного запоминающего блока, первая группа информационных входов коммутатора информации и соединенная с ней группа выходов первого блока магистральных элементов, вторая группа информационных входов коммутатора информации и соединенная с ней группа выходов второго блока магистральных элементов через центральную шину данных соединены с входом-выходом центрального процессора, группа адресных входов центрального оперативного запоминающего блока через центральную шину адреса соединена с группой выходов третьего блока магистральных элементов и с группой адресных выходов центрального процессора, первый вход блока синхронизации является входом пуска устройства, первый-четвертый выходы блока синхронизации соединены соответственно с первым-четвертым входами синхронизации блока микропрограммного управления, первый и четвертый выходы блока синхронизации соединены соответственно с первым и вторым входами синхронизации блока управления обменом, третий и четвертый выходы блока синхронизации соединены соответственно с первым и вторым входами. синхронизации блока прерывания, первая и вторая группы выходов микроопераций блока микропрограммного управления соединены соответственно с группой входов микроопераций блока управления обменом и блока прерывания, первый— шестой выходы третьей группы выходов мнкроопераций блока микропрограммного управления соединены соответственно с входами управления записью регистра выдачи, счетчика адреса, счетчика команд, буферного регистра, счетчика выборки, счетчика циклов, седьмой — десятый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно со счетными входами счетчика адреса, счетчика команд, счетчика выборки и счетчика циклов, одиннадцатый — двадцатый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с вторым входом блока синхронизации, входом выборки коммутатора команд, управляющим входом постоянного запоминающего блока команд, первым, вторым управляющими входами оперативного запоминающего блока, первым, вторым управляющими входами коммутатора информации, управляющими входами первого, второго и третьего блоков магистральных элементов, двадцать первый — двадцать пятый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с первым — четвертым входами коммутатора управляющих сигналов и выходом требования непосредственного доступа устройства, выходы счетчика команд и счетчика адреса соединены соответственно с первым и вторым информационными входами коммутатора команд, первый выход блока управления обменом соединен с первым управляющим входом блока микропрограммного управления, второй управляющий выход бло° ка микропрограммного управления соединен с первым управляющим входом блока управления обменом и выходом конца обмена устройства, адресные входы постоянного запоминающего блока команд и оперативного запоминающего блока через шину адреса соединены с выходами коммутаторов команд и адреса, группа выходов буферного регистра соединена с третьей группой информационных входов коммутатора информации, выход счетчика циклов соединен с вторым управляющим входом блока микропрограммного управления, выход регистра выдачи соединен. с информационными входами первого и второго блока магистральных элементов, входы обращения и записи устройства соединены соответственно

1129601 с пятым и шестым входами коммутатора управляющих сигналов, первый выход которого соединен с первым управляющим входом центрального запоминающего блока, второй управляющий вход которого соединен с вторым и третьим выходами коммутатора управляющих сигналов, выход счетчика выборки, кроме младшего разряда, соединен с входом третьего блока магистральных элементов, младший разряд шины адреса соединен с четвертым информационным входом блока микропрограммного управления и с третьим управляющим входом коммутатора информации, причем блок управления обменом содержит элементы И, элемент ИЛИ, регистр, триггер разрешения и триггер запрета, элементы И-НЕ, первый вход синхронизации блока соединен с первыми входами первого, второго и третьего элементов И-НЕ, второй вход синхронизации блока соединен с первым входом четвертого элемента И-НЕ и входом синхронизации регистра, первый вход группы входов микроопераций блока соединен с первым входом элемента ИЛИ, второй вход — с первыми входами первого и второго элементов И, третий и четвертый входы — с вторыми входами первого и второго элементов И-HE ïåðâûé и второй управляющие входы блока соединены соответственно с вторыми входами четвертого элемента И-HE и первого элемента И, выход которого соединен с вторым входом элемента ИЛИ, информационный вход блока соединен с вторым входом второго элемента И, выход которого соединен с третьим входом элемента ИЛИ и первым информационным входом регистра, выход элемента ИЛИ соединен с вторым информационным входом регистра. первый яыхоп которого является первым выходом блока, второй выход регистра соединен с вторым входом третьего элемента И-НЕ и вторым выходом блока управления обменом, выходы третьего и четвертого элементов И-НЕ соединены соответственно с инверсными единичным и нулевым входами тригг ера разрешения, выход которого является третьим выходом блока, выходы первого и второго элементов И-.НЕ соединены соответственно с инверсными единичным и нулевым входами триггера запрета, выход которого соединен с третьим входом второго элемента И.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок микро программного управления содержит блок памяти микрокоманд, регистр адреса, первый коммутатор, второй коммутатор, коммутатор адреса, мультиплексор логических условий, четырнадцать элементов И, два элемента И-НЕ, элемент ИЛИ-НЕ, элемент HF и регистр микроопераций, причем первый информационный вход блока .

1 микропрограммного управления соединен с первым информационным входом мультиплексора логических условий, первый управляющий разряд первого информационного входа блока микропрограммного управления соединен с первым входом первого элемента И-НЕ, второй и третий управляющие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационным входами первого коммутатора, четвертый и пятый управляющие разряды первого информационного входа блока микро- . программного управления соединены соответственно с первым и вторым информационными входами второго коммутатора, второй информационный вход блока микропрограммного управления соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, третий информационный и первый управляющий входы блока микропрограммного управления соединены соответственно с вто. рым информационным входом мультиплексора логических условий и первым входом элемента ИЛИ-НЕ, второй управляющий вход блока микропрограммного управления соединен с инверсным входом второго элемента И-HE выход которого соединен с первым входом первого элемента И, первый вход синхронизации блока микропрограммного управления соединен с первыми входами второго и третьего элементов И, второй вход синхронизации блока микропрограммного управления соединен с вторым входом первого элемента И, выход которого

-соединен с входом синхронизации регистра адреса, третий вход синхронизации блока микропрограммного управления соединен с первыми входами четвертого, пятого и шестого элементов И, четвертый вход синхронизации л

1129601 блока микропрограммного управления соединен с первыми входами седьмого « четырнадцатого элементов И, с вто рым входом первого элемента И-НЕ и входом синхронизации регистра микроопераций, первый, второй и третий выходы которого соединены соответственно с первым, вторым управляющими выходами и первой группой выходов микроопераций блока микропрограммно-. го управления, четвертый выход регистра микроопераций соединен с прямым и инверсным управляющими входами коммутатора адреса, первой группой выходов микроопераций блока микропрограммного управления и элементом НЕ, выход которого соединен с второй группой выходов микроопераций блока микропрограммного управления, пятый выход регистра микроопераций соединен с вторым входом элемента ИЛИ-НЙ, выход которого соединен с вторым входом восьмого элемента И, шестой — девятый выходы регистра микроопераций соединены с второй группой выходов микроопераций блока микропрограммного управления, десятый выход регистра микроопераций соединен с второй группой выходов микроопераций блока микропрограммного управления и вторым входом шестого элемента И, одиннадцатый - пятнадцатый выходы регистра микроопераций соединены соответственно с вторыми входами второго, седьмого, девятого,.десятого и третьего эле ментов И, шестнадцатый выход регистра микроопераций соединен с третьим вхоцом восьмого элемента И и третьей группой выходов микроопераций блока микропрограммного управления, первый выход группы выходов регистра микрооцераций соединен с вторыми входами четвертого и пятого элементов И, второй - пятый выходы группы выходов регистра микроопераций соединены соответственно с вторыми входами одиннадцатого - четырнадцатого элементов И, шестой и

Изобретение относится к вычислительной технике и мошет найти приме-, нение при построениИ периферийных седьмой выходы группы выходов регистра микроопераций соединены соответственно с прямым входом второго элемента И-НЕ и третьим входом первого элемента И-НЕ, восьмой выход группы выходов регистра микроопараций соединен с первыми управляющими . входами первого и второго коммутаторов, девятый выход группы выходов регистра микроопераций соединен с вторыми управляющими входами первого и второго коммутаторов, выход регистра адреса соединен с входом блока памяти микрокоманд, первый и второй выходы которого соединены с первой группой выходов микроопераций блока микропрограммного управления, второй выход блока памяти микрокоманд, кроме того, соединен с первым входом регистра микроопераций, третий — шестой выходы блока памяти микрокоманд соединены соответственно с вторым — пятым входами регистра микроопераций, седьмой и восьмой выходы блока памяти микрокоманд соединены соответственно с управляющим и третьим информационным входамн мультиплексора логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора адреса, девятый выход блока памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора адреса, четвертый информационный вход блока микропрограммного управления соединен с инверсным и прямым входами четвертого, пятого элементов И соответственно, семнадцатый — двадцать четвертый выходы регистра микроопераций, выходы второго — четырнадцатого элементов И, выход первого элемента И-НЕ, выходы первого и второго коммутаторов соединены с третьей группой выходов микроопераций блока микропрограммного управления.

2 процессоров иерархических вычислительных систем в качестве устройств управления и обмена данными.

11296

Известно микропрограммное устройство сопряжения, содержащее блок управления, регистры, блок синхронизации, коммутатор, счетчик (1j.

Недостатком указанного устройства являются ограниченные функциональные возможности, обусловленные тем, что устройство. позволяет вести обмен информацией только с одним источником. 10

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для сопряжения цифровой вычислительной машины с периферийными устройст- 15 вами, содержащее блок усилителей сигналов связи с цифровой вычислительной машиной, группа входов-выходов которого соединена с первой группой входов-выходов устройства, блок уси- 20 лителей сигналов связи с периферийчыми устройствами, группа входов-выходов которого соединена с второй группой входов-выходов устройства, дешифратор, первый и второй выходы 25 которого соединены соответственно с первыми входами блока управления обменом и сдвиговэго регистра, первый и второй коммутаторы, блок вьдачн прерывания, блок формирования четнос З0 ти, первый и второй триггеры, причем первый вход дешифратора соединен с первым выходом блока усилителей сигналов связи с цифровой вычислительной машиной, первый вход и второй, третий и четвертый выходы которого соединены соответственно с первым выходом и вторым входом блока управления обменом и первыми входами первого и второго триггеров, третий 40 вход блока управления обменом и первые входы первого коммутатора и блока выдачи прерывания соединены с первым выходом блока усилителей сигналов связи с периферийными устройст- 45 вами, второй выход которого соединен с вторым входом первого коммутатора и четвертым входом блока управления обменом, вторым выходом соединенного с вторым входом сдвигового регистра, первый выход которого соединен с первым входом блока формирования четности, выход которого соединен с первым входом блока усилителей сигналов связи с периферийными устройствами, третий выход которого соединен с вторым входом блока формирования четности и пятым входом блока

01 4 управления обменом, второй и третий входы — соответственно с третьим и четвертым выходами блока управления обменом, четвертый выход — с третьими входами блока формирования четности и сдвигового регистра, четвертый вход, пятый и шестой выхо- . ды — соответственно с выходом второго триггера, четвертым входом сдвигового регистра и третьим входом первого коммутатора, четвертый вход которого соединен с третьим выходомдешифратора, четвертым выходом соединенного с вторыми входами первого и второго триггеров, выход первого триггера соединен с вторым входом блока выдачи прерывания и пятым входом первого коммутатора, выход и первый и второй входы второго комму татора соединены соответственно с вторым входом дешифратора и пятым входом сдвигового регистра, вторым выходом сдвигового регистра и пятым выходом дешифратора, а вход-выход— с выходами первого коммутатора и блока вьдачи прерывания и третьим входом блока усилителей сигналов связи с цифровой вычислительной машиной f2 ).

Недостатками указанного устройства являются низкая скорость обмена данными и узкая область применения устройства.

Низкая скорость обмена данными обусловлена следующим.

Собственно обмену данными предшествует фаза подготовки обмена, т.е. перед каждои "порцией" данных идет управляющее слово, определяющее время входа в обмен (Ть„). После окончания собственно обмена, осуществляемого в течение времени То, происходит восстановление исходного состояния устройства, которое соответствует времени выхода из обмена (Т ы„). Таким образом, время обмена определяется по формуле

Тобм Т ах+То+Т&ы (При многократной реализации циклов обмена данными для каждого слова данных требуются дополнительные непроизводительные затраты времени, связанные с входом в обмен и выходом иэ него. Очевидно, что это существен. но снижает скорость обмена, особенно при обмене большими массивами данных.

Узкая область применения устройства обусловлена тем, что оно может

112960i осуществлять только функции непосредственного обмена данными между центральным и периферийными процессорами. Для реализации функции управления обработкой данных в устройство должны быть введены специальные технические средства, однако они отсутствуют. Это не позволяет гибко перераспределять средства и ресурсы системы в целом. Невозможность. реализации с помощью известного устройства сложных функций управления не позволяет инициировать проверку функционирования устройства, а также осуществлять обработку прерываний различных классов.

15

Цель изобретения — увеличение скорости обмена данными и расширение области применения устройства путем

20 осуществления буферизации транслируемых данных и реализации алгоритмов обмена с помощью аппаратно-микропрограммных средств.

Поставленная цель достигается тем, 25 что в микропрограммное устроиство для управления и обмена данными, содержащее коммутатор команд, коммутатор адреса, блок управлейия обменом, блок прерываний, регистр выдачи, буферный регистр, шину адреса, шину данных, причем информационный вход регистра выдачи, группы входов кода прерываний и кода маски блока прерываний через шину данных соединены с входомвыходом периферийного устройства, а первая группа информационных входов коммутатора адреса образует вход признака направления обменом устройства, группа информационных входов блока прерываний образует вход тре- 40. бования прерываний и обмена устройства, вторая группа информационных входов коммутатора адреса соединена с группой информационньгх вьходов блока прерываний, первый выход блока 45 управления обменом соединен с входом признака фиксированного адрес.а блока прерываний и с разрешающими входами коммутаторов команд и адреса, группы выходов которых через шину адреса 50 соединены с соответствующей группой ,входов младших разрядов буферного регистра, входы старших разрядов которого соединены с группой выходов маскирующих разрядов блока прерываний, группа адресных входов которого через шину адреса соединена с группой соответствующих выходов ком. мутаторов адреса и команд, выход наличия прерываний блока прерываний соединен с входом прерывания блока управления обменом, вход требования обмена которого входит в группу входов греоования прерываний и обмена устройства, второй выход блока управ. ления обменом соединен с входом выборки коммутатора адреса, третий выход блока управления обменом является выходом разрешения. обмена устройства, введены постоянный запоминающий блок команд, оперативный запоминающий блок, центральный оперативный запоминающий блок, блок микропрограммного управления, блок синхронизации, коммутатор управляющих сигналов, коммутатор информации, счетчик команд, счетчик адреса, счетчик выборки, счетчик циклов, три блока магистральных элементов, центральная шина адреса и центральная шина данных, причем первый информационный вход блока микропрограммного управления образует вход логических условий устройства, группа информационных выходов коммутатора информации, постоянного запоминающего блока команд, информационных входов-выходов оперативного запоминающего блока, информационных входов счетчиков команд, адреса, . выборки и циклов, вторая группа информационных входов и третий информационный вход блока микропрограммного управления через шину данных соедине-. ны с входами-выходами периферийного устройства, первая группа выходов блока микропрограммного управления образует выход внешних микроопераций устройства, первая и вторая группы информационных входов-выходов центрального оперативного запоминающего блока, первая группа информационных входов коммутатора информации и соединенная с ней группа выходов первого блока магистральных элементов, вторая группа информационных входов коммутатора информации и соединенная с ней группа выходов второго блока магистральных элементов через центральную шину данных соединены с входом-выходом центрального процессора, группа адресных входов центрального оперативного эапоминаюIver о блока через центральную шину адреса соединена с группой выходов третьего блока магистральных элемен8

1129601

7 тов и с группой адресных выходов центрального процессора, первый вход блока синхронизации является входом пуска устройства, первый . — четвертый выходы блока синхронизации сое- 5 динены соответственно с первым — четвертым входами синхронизации блока микропрограммного управления, первый и четвертый выходы блока синхронизации соединены соответственно с первым и вторым входами синхронизации блока управления обменом, третий и четвертый выходы блока синхронизаЦии соединены соответственно с первым и вторым входами синхронизации блока прерывания, первая и вторая группы выходов микроопераций блока микропрограммного управления соединены соответственно с группой входов микроопераций блока управления об- 20 меном и блока прерывания, первый шестой выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с входами управления записью реги"тра выдачи, счетчика адреса, счетчика команд, буферного регистра, счетчика выборки, счетчика циклов, седьмой — десятый выходы третьей группы выходов микроопера- 30 ций блока микропрограммного управления соединены соответственно со счетными входами счетчика адреса, счетчика команд, счетчика выборки и счетчика циклов, одиннадцатый— двадцатый выходы третьей группы выходов микроопераций блока микропрограммного управления соединены соответственно с вторым входом блока синхронизации, входом выборки комму- 40 татора команд, управляющим входом постоянного запомийающего блока команд, первым, вторым управляющими входами оперативного запоминающего блока, первым, вторым управляющими 45 входами коммутатора информации, управляющими входами первого, второго и третьего блоков магистральных элементов, двадцать первый — двадцать пятый выходы третьей группы выходов 50 микроопераций блока микропрограммного управления соединены соответственно с первым — четвертым входами коммутатора управляющ.rx сигналов и выходом требования непосредственно-55 го доступа устройства,, выходы счетчика команд и счетчика адреса соединены соответственно с первым и вторым информационными входами коммутатора команд, первый выход блока управления обменом соединен с первым управляющим входом блока микропрограммного управления, второй управляющий выход блока микропрограммного управления соединен с первым управляющим входом блока управления обменом и выходом конца обмена устройст-. ва, адресные входы постоянного запоминающего блока команд и оперативно-. го запоминающего блока через шину адреса соединены с выходами коммутаторов команд и адреса, группа выходов буферного регистра соединена с третьей группой информационных входов коммутатора информации, выход счетчика циклов соединен с вторым управляющим входом блока микропрограммного управления, выход регистра выдачи соединен с информационными входами первого и второго блока магистральных элементов, входы обращения и записи устройства соединены соответственно с пятым и шестым входами коммутатора управляющих сигналов, первый выход которого соединен с первым управляющим входом центрального запоминающего блока, второй управляющий. вход которого соединен с вторым и третьим выходами коммутатора управляющих сигналов, выход счетчика зыборки, кроме младшего разряда, соединен с ъходом третьего блока магистральных элементов, младший разряд шины адреса соединен с четвертым информационным входом блока микропрограммно"

ro управления и с третьим управляющим входом коммутатора информации.

Блок управления обменом содержит первый и второй элементы И, элемент ИЛИ, регистр, первый — четвертый элементы И-НЕ, триггер разрешения и триггер запрета, причем первый вход синхронизации блока управления обменом соединен с первыми входами первого, второго и третьего элементов И-НЕ, второй вход синхронизации блока управления обменом соединен с первым входом четвертого элемента И-НЕ и входом синхронизации регистра, первый вход группы входов микроопераций блока управления обменом соединен с первым входом элемента ИЛИ, второй вход группы входов микроопераций блока управления обменом соединен с первыми входами перво го и второго элементов И, третий

11296

9 и четвертый входы группы входов микI раопераций блока управления обменом соединены соответственно с вторыми входами первого и второго элементов И-НЕ, первый и второй управляю- 5 щие входы блока управления обменом соединены соответственно с вторыми входами четвертого элемента И-НЕ и первого элемента И, выход которого соединен с вторым входом элемен- 10 та ИЛИ, информационный вход блока управления обменом соединен с вторым входом второго элемента И, выход которого соединен с третьим входом элемента ИЛИ и первым информационным входом регистра, выход элемента ИЛИ соединен с вторым информационным входом регистра, первый выход которога является первым выходом блока управления обменом, второй выход ре- 20 гистра соединен с вторым входом третьего элемента И-HE и вторым выходам блока управления обменом, выходы третьего и четвертого элементов И-НЕ соединены соответственно 25 с инверсными единичным и нулевым входами триггера разрешения, выход которого является третьим выходом блока управления обменом, выходы перaoão и второго элементов И-НЕ сое-gp дикены соответственно с инверсными единичньм и нулевым входами триг— гера запрета, выход которого соединен с третьим входом второго элемен".à И. 35

Кроме того, блок микропрограммного управления содержит блок памяти микракаманд, регистр адреса, первый коммутатор, второй коммутатор, коммутатор адреса, мультиплексор логи- 4

«еских условий, четырнадцать элемен оа И, два зле лектл И-НЕ, элемент ИЛ4-.НЕ, элемент НЕ и регистр микроопераций„ причем первый информационный вход блока микропрограммно-45 га управления соединен с первым информационным входом мультиплексора логических условий, первый управляющий разряд первого информационнога входа блока микропрограммного 0 управления соединен с первым входом первого элемента И-НЕ, второй и третий управляющие разряды первого информационного входа блока микропрограммного управления соединены соответственно с первым и вторым информационными входами первого коммутатора, четвертый и пятый управляющие разряды первого информациакного входа блока микропрограммного управления соединены соответственно первым и вторым информационными входами второго коммутатора, второй икформаIJHohHblH вход блока микропрограммкаго управления соединен с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом регистра адреса, третий информационный и первый управляющий входы блока микропрограммного управления соединены соответственно с вторым информационным входом мультиплексора логических условий и первым входом элемент- ИЛИ-НЕ, второй управляющий вход блока микропрограммного управления соединен с инверсным входом второго элемента И-НЕ, выход которого соединен с первым входом первого элемента И, первый вход синхронизации блока микропрограммного управления соединен с первыми входами второго и третьего элементов И, второй вход синхронизации блока микропрограммного управления соединен с вторым входом первого элемента И, выход которого соединен с входом синхронизации регистра адреса, третий вход сикхранизации блока микропрограммного управления соединен с первыми входами четвертого, пятого и шестого элементов И, четвертый вход синхронизации блока микропрограммного управления соединен с первыми входа- . ми седьмого — четырнадцатого элементов И, с вторым входом первого элемента И-НЕ и входом синхронизации регистра микроопераций, первый, второй и третий выходы которого соединены соответственно с первым, вторым управляющими выходами и первой группой выходов микраопераций блока микропрограммного управления, четвертый выход регистра микроопераций соединен с прямым и инверсным управляющими входами коммутатора адреса, первой группой выходов микроопераций блока микропрограммного управления и входом элемента НЕ, выход которого соединен с второй группой выходов микроопераций блока микропрограммного управления, пятый выход регистра микроопераций соединен с вторым входом элемента ИЛИ-НЕ, выход которого соединен с вторым входом восьмого элемента И, шестой1129601

12 девятый выходы регистра микроопераций соединены с второй группой выходов микроопераций блока микропрограммного управления, десятый выход регистра микроопераций соединен 5 с второй группой выходов микроопераций блока микропрограммного управления и вторым входом шестого элемента И, одиннадцатый — пятнадцатый выходы регистра микроопераций соединены соответственно с вторыми входами второго, седьмого, девятого, десятого и третьего элементов И, шестнадцатый выход регистра микроопераций соединен с третьим входом 15 восьмого элемента И и третьей группой выходов микроопераций блока микропрограммного управления, первый выход группы выходов регистра микроопераций соединен с вторыми входами 20 четвертого и пятого элементов И, второй — пятый выходы группы выходов регистра микроопераций соединены соответственно с вторыми входами одиннадцатого — четырнадцатого эле- 25 ментов И, шестой и седьмой выходы группы выходов регистра микроопераций соединены соответственно с прямым входом второго элемента И-НЕ и третьим входом первого злемен- ЗО та И-НЕ, восьмой выход группы выходов регистра микроопераций соединен с первыми управляющими входами первого и второго коммутаторов, девятый выход группы выходов регистра микроопераций соединен с вторыми управляющими входами первого и второго коммутаторов, выход регистра адреса соединен с входом блока памяти микрокоманд, первый и второй выходы 4() которого соединены с первой группой выходов микроопераций блока микропрограммного управления, второй выход блока памяти микрокоманд, кроме того, соединен с первым входом ре- 45 гистра микроопераций, третий — шестой выходы блока памяти микрокоманд соединены соответственно с вторым— пятым входами регистра микроопераций, седьмой и восьмой выходы блока памяти микрокоманд соединены соответственно с управляющим и третьим информационным входами мультиплексора логических условий, выход модифицируемого разряда адреса которого соединен с входом модифицируемого разряда адреса второго информационного входа коммутатора адреса, девятый выход блока памяти микрокоманд соединен с входом немодифицируемых разрядов адреса второго информационного входа коммутатора адреса, четвертый информационный вход блока микропрограммного управления соединен с инверсным и прямым входами чет-, вертого, пятого элементов И соответственно, семнадцатый — двадцать четвертый выходы ре