Устройство адресации многопроцессорной вычислительной машины

Устройство адресации многопроцессорной вычислительной машины

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО АДРЕСАЦИИ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащее блок элементов И-ИЛИ, буферньй регистр, блок памяти, блок элементов И, сумматор, первая группа входов сумматора подключена к группе выходов блока памяти, отличающееся тем, что, с целью . расширения функгрюнальных возможностей за счет формирования адресов команд, реализующих множество рабочих программ для множества локальных вычислителей, в него введен блок микропрограммного управления, состоящий из триггера, генератора импульсов , адресного регистра, накопителя микропрограмм и регистра микрокоманд , восемь выходов которого соединены соответственно с управляющим входом буферного регистра, управ.ляющими входами записи и чтения блока памяти, с управляющим входом блока элементов И, с входом младшего раэ ряда сумматора, с обнуляющим входом триггера и с первым и вторым сигнальными выходами устройства, информационные входы регистра микрокоманд подсоединены к информационньм выходам накопителя /микропрогрш4м, два разрядных выхода которого связаны с первым и вторым управляющими входами блока элементов И-ИЛИ, группа выходов блока элементов ИЧ1ЛИ соединена с группой входов буферного регистра, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, вторая группа входов блока элементов И-ИЛИ (Л соединена с группой информационных входов устройства и с первой группой с информационных входов адресного регистра , вторая группа информационных входов которого соединена с первой группой адресных выходов накопителя гдакропрограмм, вторая группа выходов ;О которого соединена с первой группой адресных входов блока памяти, э вторая группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход 9 триггера соединен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регистра и с входом запуска генератора импульсов, прямой выход которого соединен с вторым синхровходом адресного регистра, инверсный выход генератора импульсов связан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопителя микропрограмм, группа выходов буфер

,.SU„„1129613

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБЛИК зс50 G 06 Р 9 36

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21) 3616921/28-24 (22) 08.07.83 (46) 15. 12.84, Вюл. ¹- 46 (72) В.А.Кривегс, Н.Н.Прокопенко, В.В.Кривего и А.И.Кривенков (71) Шахтинский технологический институт (53) 681.325(088.8) (56) 1. Автсрское свидетельство СССР № 522501, кл. G 06 F 13/00„1974.

2. Авторское свидетельство СССР № 812046, кл. G 06 F 9/36, 1979 (прототип). (54)(57) УСТРОЙСТВО АДРЕСАЦИИ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ, содержащее блок элементов И-ИЛИ, буферный регистр, блок памяти, блок элементов И, сумматор, первая группа входов сумматора подключена к группе выходов блока памяти, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет формирования адресов команд, реализующих множество рабочих программ для множества локальных вычислителей, в него введен блок микропрограммного управления, состоящий из триггера, генератора импульсов, адресного регистра, накопителя микропрограмм и регистра микрсксманд, восемь выходов которого соединены соответственно с управляющим входом буферного регистра, управ.— ляющими входами записи и чтения блока памяти, с управляющим входом блока элементов И, с входом младшего раз ряда сумматора, с обнуляющим входом триггера и с первым и вторым сигнальными выходами устройства, информационные входы регистра микрокоманд подсоединены к информационным выходам накопителя /микропрограмм, два разрядных выхода которого связаны с первым и вторым управляющими входами блока элементов И-ИЛИ, группа выходов блока элементов И-ИЛИ соединена с

I группой входов буферного регистра, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, вторая g группа входов блока элементов И-ИЛИ соединена с группой информацйонных входов устройства и с первой группой информационных входов адресного регистра, вторая группа информационных Я входов которого соединена с первой группой адресных выходов накопителя микропрограмм, вторая группа выходов которого соединена с первой группой адресных входов блока памяти, вторая группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход триггера соединен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регистра и с входом запуска генератора импульсов, прямой выход которого соединен с вторым синхровходом адресного регистра, инверсный выход генератора импульсов связан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопителя микропрограмм, группа выходов буфер1129613 ного регистра соединена с группой информационных входов блока памяти, так-

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных и многопрограммных вычислительных системах и комплексах. 5

Известно многопрограммное устройство управления памятью многопроцессорной вычислительной системы, содержащее блок приема информации, блок памяти, блок классификации за- 10 просов, блок упаковки командного слова 1 ).

Недостатком такого устройства является сравнительно ограниченные функциональные возможности, не поз- 15 воляющие формировать адреса сразу для нескольких рабочих программ, реализуемых несколькими процессорами.

Наиболее близким по технической сущности к изобретению является уст- 20 ройство для формирования адресов ЦВМ, содержащее первый коммутатор, регистр команд, дешифратор кода операций, дещифратор адреса, блок элементов И, .дешифратор микроопераций, ге- 25 нератор тактовых импульсов, сумматор, буферный регистр, блок памяти, ре-. гистр реконфигураций, второй коммутатор, дешифратор реконфигураций, причем первый вход первого коммута- 50 тора является информационным выходом устройства, второй выход первого коммутатора соединен с первым информаци- . онным входом регистра команд И с первым входом блока памяти, первый ивторой разрядные выходы регистра команд соединены соответственно с первым и вторым входами дешифратора кода операций, третий разрядный выход регистра команд соединен с входом де-40 шифратора адреса, четвертый разрядный выход регистра команд соединен с пер вым входом блока элементов И, выход дешифратора кода операций соединен с первым входом дешифратора микроопе45 раций; выход дешифратора адреса сое-: динен с вторым входом дешифратора, микроопераций, первый выход блока элементов И соединен с первым входом товый вход устройства соединен с. тактовым входом триггера.

2 сумматора, группа выходов генератора тактовых импульсов соединена с группой управляющих входов дешифратора микроопераций, первый выход де— шифратора микроопераций соединен с первым входом буферного регистра, второй вход которого соединен с выходом сумматора, второй вход сумматора соединен с выходом блока памяти, выход буферного регистра соединен с вторым входом первого коммутатора, а первый выход второго коммутатора соединен с вторым входом блока памяти, второй выход блока эле— ментов И соединен с первым входом второго коммутатора, второй вход второго коммутатора соединен с выходом дешифратора реконфигураций, группа разрядных выходов регистра реконфигураций соединена с группой входов дешифратора реконфигураций, управляющий вход дешифратора реконфигураций является первым управляющим входом устройства, информационный вход реги-. стра реконфигураций соединен с вторым выходом первого коммутатора, второй вход сумматора является вторым управляющим входом устройства, разрядный выход регистра конфигурации соединен с вторым информацио;:ным вхо. дом регистра команд и с третьим входом дешифратора микроопераций, второй выход дешифратора микроопераций соединен с третьим входом блока памяти и с третьим входом первого коммутатора L2 j.

Недостатками известного устройства являются сравнительно узкие функциональные возможности, узость класса решаемых задач и сравнительно большие затраты реализующего оборудования.

Цель изобретения — расширение функциональных возможностей за счет формирования адресов команд, реапизующих множество рабочих программ для множества локальных вычислителей, Поставленная цель достигается тем, что в устройство адресации многопро1129613 цессорной вычислительной машины, со- держащее блок элементов И-ИЛИ, буферный регистр, блок памяти, блок элементов И, сумматор, первая группа входов сумматора подключена к группе выходов блока памяти, введен блок микропрограммного управления, состоящий из триггера, буферного импульсов, адресного регистра, накопителя микропрограмм и регистра микрокоманд, 1О восемь выходов которого соединены .соответственно с управляющим входом

:буферного регистра, управляющими вхо1 дами записи и чтения блока памяти, с управляющим входом блока элементов

И, с входом младшего разряда сумматора, с обнуляющим входом триггера и с первым и вторым сигн.".льными выходами устройства, информационные входы регистра микрокоманд под- gp соединены к информационным выходам накопителя микропрограмм, два разрядных выхода которого связаны с первым и вторым управляющими входами блока элементов И-ИЛИ, группа выхо- 25 дов блока элементов И вЂ И соединена с группой входов буферного регистра, группа выходов которого соединена с группой информационных входов блока элементов И, группа выходов которого соединена с второй группой входов сумматора, группа выходов которого соединена с первой группой входов блока элементов И-ИЛИ и с группой выходов устройства, вторая группа

35 входов блока элементов И-ИЛИ соединена с группой информационных входов устройства и с первой группой информационных входов адресного региста ВТорВН Группа информационных Вхо 40 дов которого соединена с первои группой адресных выходов накопителя микропрограмм, вторая группа выходов которого соединена с первой группой адресных входов блока памяти, вторая 4 группа адресных входов которого соединена с группой кодовых входов устройства, единичный выход триггера соединен с сбросовыми входами буферного регистра, регистра микрокоманд и с первым синхровходом адресного регистра и с входом запуска генератора импульсов, прямой выход которого соединен с вторым синхровходом адресного регистра, инверсный выход генератора

5S импульсов связан с синхровходом регистра микрокоманд, выходы адресного регистра соединены с группой адресных входов накопителя микропрограмм, группа выходов буферного регистра соединена с группой информационных входов блока памяти, тактовый вход устройства соединен с тактовым входом триггера.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство содержит блок 1 памяти, сумматор 2, блок 3 элементов И-ИЛИ, буферный регистр 4, блок элементов

И 5, блок 6 микропрограммного управления. Блок 6 микропрorраммного управ" ления включает в себя накопитель 7 микропрограмм, регистр 8 микрокоманд, триггер 9, генератор 10 импульсов, адресный регистр 11, тактовый вход

12 устройства, группу кодовых входов

ЬЗ устройства, группу выходов 14 ye&. ройства, группу информационных входов,15 устройства, сигналы на выходах микрокоманды 16-2 1 регистра 8 микрокоманд, сигнальные выходы 22 и 23 устройства, сигналы с выходов накопителя — микрокоманды 24 и 25.

Блок 6 микропрограммного управления обеспечивает формирование микрокоманд, управляющих работой устройства.

Основой блока микропрограммного управления является. накопитель 7 микропрограмм, представляющий собой постоянное или полупостоянное запоминающее устройство, в ячейках которого зафиксированы микропрограммные слова.

Каждой из ячеек соответствует свой адрес, подаваемый на адресный вход накопителя 7 микропрограмм с выхода адресного регистра 11.

Синхроимпульс, поступающий по шине 12 запускает триггер 9, который своим единичным выходом разрешает работу генератора 10 импульсов. Последний формирует на своем прямом и инверсном выходах взаимоинверсные последовательности импульсов. По положительному фронту триггера 9 и переднему фронту прямой последовательности импульсов в адресном регистре 11 фиксируется код адреса, первая часть которого поступает по входам 15, а вторая с накопителя микропрограмм 7 от считывания — по предыдущему адресу, в исходном состоянии содержимое регистра 11 равно О. По переднему фронту инверсной последовательности импульсов с генератора 10 информация группы выходов накопителя 7 фик-.

1129613

10 сируется на регистре 8 микрокоманд, где удерживается до следующего перед. него фронта инверсной импульсной последовательности. Если в следующем микрокомандном слове одна или нес- 5 колько микрокоманд повторяют свое значение как в предыдущем, то длительность микрокоманды на выходе регистра 8 увеличивается на вел1чину еще одного периода генератора импульсов и т.д.

Из указанного выше следует, что условием работы блока микропрограммного управления является то, что время выборки информации из накопителя микропрограмм 7 должно быть меньше полупериода частоты импульсной последовательности, формируемой генератором 10 импульсов, на величину времени, необходимого для записи этой информации в регистр 8 микрокоманд или адресный регистр 11.

Причем в каждом текущем микропрограммном слове зафиксирован адрес следующего микропрограммного слова. Такая микропрограмма может выполняться циклически, если в последнем микропрограммном слове зафиксировать адрес первого микропрограммного слова. Прервать эту последовательность выполне-щ .ния микропрограммы может только микI рокоманда с выхода 20, по заднему фронту которой триггер 9 установится в нулевое состояние, а обнуленный при этом единичный выход триггера 9 запретит формирование импульсной последовательности генератором

10 и сбросит на нуль регистры 11 и 8.

Таким образом блок микропрограммного управления будет приведен в исходное состояние.

Таким образом, при формировании последовательности адресов на выходе регистра 8 микрокоманд формируется последовательность микрокоманд и 45 адресных кодов, длительность которых зафиксирована количеством единиц

I в соседних адресах по соответствующему разряду в зоне микронрограммного накопителя 7.

S0

Основоч операционной части устройства является блок 1 памяти. Все поле адресов этого блока разбито на зоны, в каждую из которых входит группа ячеек. Количество указанных зон определяется количеством обслуживаемых абонентов (процессоров). При подаче этих адресных кодов на адрес- 1 ный вход блока 1 последний формирует на своем выходе с оот ветс твующую информацию, которая поступает на первый вход сумматора 2. На второй вход этого сумматора через блок элементов

И, управляемый микрокомандой 19, поступает содержимое буферного регистра

4. Поразрядное сложение указанных информационных слоев образует адрес команды или операнда.

Вместо содержимого буферного регистра 4 на вход младшего разряда сумматора 2 может быть подана единица 21. Образованная сумма может быть занесена в блок 1 через блок 3, управляемый микрокомандой 24. При этом код суммы фиксируется на буферном регистре 4, передним фронтом микрокоманды 1б, а затем при подаче на вход записи блока 1 микрокоманды

17 производится запись информации, зафиксированной на регистре 4, в ячейку блока 1, адрес которой подан на адресный вход блока 1 от накопителя

7 микропрограмм, зона, в которой находится эта ячейка, определяется кодом, подаваемым с группы входов 13.

Аналогичным образом производится запись информации, поступающей по группе входов 15, с той лишь разни— цей, что запись этой информации в регистр 4 производится через блок 3 элементов .И-ИЛИ под управлением микрокоманды 25.

Загрузка этой информации в блок 1 производится для обновления (замены) содержимого соответствующих счетчиков и индексных констант.

Сформированный адресный код подается во внешние (по отношению к предлагаемому.устройству) устроства через группу выходов 14. Причем трансляция адреса команды на группу сопровождается сигналом на выходе 22, а адреса операнда — сигналом на выходе

23 °

Работа устройства при формировании адреса команды по запросам процессоров начинается с исходного состояния, при котором регистры адреса

11, микрокоианд 8, буферный регистр

4, а также триггер 9 обнулены.

Пуск устройства осуществляется синхроимпульсом по входу 12. Этот синхроимпульс устанавливает в единичное состояние триггер 9. Передним фронтом сигнала со своего единич-ного выхода триггер 9 фиксирует код

1129613

8 признака адресации, поступающий по группе входов 15. Этот код определяет базовый адрес микропрограммы, которая зафиксирована в накопителе

7 микропрограмм.Эта микропрограмма, 5 реализуемая в блоке 6 микропрограммного управления, формирует адрес, указывающий совместно с базовым адресом полный адрес ячейки блока 1, в которой зафиксировано содержимое счетчика команд данного процессора программы.

При подаче на вход чтения блока 1 сигнала 17 по указанному адресу через время выборки информации из блока 1 будет считан адрес команды, который поступит на второй вход сумматора 2.

Так как. сумматор 2 является комбинационным, то на его выходах, т.е. на группе выходов 14, будет сформи- 20 рован код адреса данной команды.

Этот код сопровождается маркирующим импульсом мнкрокоманды на выходе 22.

Для формирования адреса следующей команды на блоке 6 микропрограммного 2 управления выделится последовательность импульсов, которая произведет суммирование единицы к сформированному адресу команды путем подачи микрокоманды 21 на вход младшего разря- 311 да сумматора 2. Микрокоманда 24 открывает блок 3 элементов И-ИЛИ, и этот код поступает на входы буферного регистра 4, где фиксируется передним фронтом микрокоманды 16, пос- > ле чего микрокоманда 17 заменяется микрокомандой 18, т.е. записью в блок 1. Так как адрес на блоке 1 не изменился, то в ячейку, с которой был считан адрес данной командьу будет4р записан адрес следующей команды.- Затем будет сформирована микрокоманда

20, которая сбросит триггер 9 в исходное состояние, а последний приведет в исходное состояние все устрой- 4 ство, сбросив все регистры.

Формирование адреса команды при ветвлении рабочих программ осуществля.ется следующим образом.

Как и в предыдущем случае кодпризнака адресации с группой входов 15 сигналом с единичного выхода триггера 9 фиксируется на адресный регистр

11, с помощью этого адресного кода вызывается подпрограмма формирования микрокоманд.

Микрокоманда 25 разрешает прохождение через блок 3 кода смещения на информационные входы буферного регистра 4, где этот код фиксируется микрокомандой 16.

Одновременно на вход записи бло-. ка 1 подается микрокоманда 18, а на адрес ный вход блока 1 — адрес яч ейки, в которую должен зафиксироваться код. Этот же код через блок 5, стробируемый микрокомандой 19, через сумматор 2 поступает на группу выходов.

Прохождение этого кода на группу выходов 14 сопровождается сигналом с выхода 22.

По адресу команды, сформированному согласно приведенному алгоритму, из запоминающего устройства ЦВМ (не показано) поступает код команды. Код команды поступает в устройство по группе входов 15 и сопровождается синхроимпульсом по входу 12. Отличием кода команды от всех предыдущих кодов по группе входов 15 есть наличие кода операции, который совместно с признаком составляет базовый адрес микропрограммы.

Задачей устройства адресации при обработке поступившего кода команды является формирование адреса операнда.

Форьирование адреса операнда производится в следующем порядке.

Синхроимпульс с входа 12 установит триггер в единичное состояние и за- . пустит генератор 10 импульсов, который зафиксирует в старших разрядах адресного регистра 11 значение кодовых полей команды. Коды составляют старшую часть адресного кода микропрограммного накопителя, т.е. этот базовый адрес определит микропрограмму формирования адреса операнда для конкретной операции. Причем код признака адресации в зависимости от своего значения обеспечивает кодирование нескольких способов формирования адреса операнда.

Непосредственной считается такая адресация, когда адрес указывается полем смещения команды, т.е. адресный код кодирующих разрядов поля команды фиксируется на буферном регистре 4, передается через блок 3 и сумматор 2 на группу выходов 14.

При необходимости могут быть реа,пизованы и другие способы адресации, в этом случае меняется лишь микпропрограмма в накопителе 7 микро9

1129613

ВНИИПИ Заказ 9454/39 Тираж 698, Подписное

Филиал.ППИ "Патеит", г.Уигород, ул.Проектная, 4 программ, реализующая эти способы адресации.

При выполнении любой из подпрограмм реализующих указанные способы адресации в блоке 6, будут сформированы мик-5 рокоманды 16 и 25, с помощью которых поле команды, поступающей по входам 15, будет зафиксировано на буферном регистре 4 по переднему фронту микрокоманды 16.,10

В случае непосредственной адресации в микропрограмме, реапизующей

Ъ этот способ, микрокоманда 17 (чтение блока 1) должна отсутствовать и тогда микрокоманда 25 через блок 3 и сумматор 2 пропустит код на выходы 14. . Этот код будет стробироваться сигналом на выходе 22, сигнализирующем о, том, что на выходах 14 находится адрес операнда команды, которая поступила на устройство по входам 15.

Адресация через соответствующий индексный регистр или/самоотносительная адресация производится аналогичным образом микропрограммой, определяемой соответствующим базовым адресом, зафиксированным в старших разрядах регистра 11. При этом блок 6 после запуска триггера 9 выделит соответствующие микрокоманды.

Предлагаемое изобретение позволяет расширить функциональные возможности устройства и сократить объем его оборудования.