1130864 - Микропрограммное устройство управления

Микропрограммное устройство управления

Иллюстрации

Показать все

Реферат

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ , содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первьй и второй регистры микрокоманд, первьй и второй формирователи адреса микрокоманд, первьй и второй коммутаторы адреса, первьй и второй коммутаторы управления, триггер начала параллельного участка, триггер управления синхронизацией, первьй и второй триггеры окончания параллельного участка, триггер пуска, схему сравнения адресов, генератор тактовых импульсов, первьй, второй, третий, четвертьй, пятьй и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И, первьй и второй элементы И-НЕ, первьй одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго-регистров адреса и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, вьгходы которых соединены с вторыми информационными входами первого и второго регис;тров адреса соответственно, выход .триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первьй, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вторыми управляющими входами первого и второго коммутаторов, управления, выход третьего элемента И соединен с третьими управляющими входами первого С и второго коммутаторов управления, о выход равенства и выход неравенства 00 схемы сравнения адресов соединены а: с первыми входами соответственно чет4 вёртого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первыми инверсным управляющими входами первого коммутатора адреса , выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного

СОКИ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ . РЕСПУБЛИК (51) G 06.F 9/22; G Об F 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫЛИ

ОГ1ИСАНИЕ ИЗОБРЕТЕНИЯ П

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ ь

3 (21) 3647727/24-24 (22) 30.09.83 (46) 23.12.84. Бюл. И- 47 (72) В,С.Харченко, Г.Н.Тимонькин, C.H.Òêà÷åHK0 С.Б.Никольский, С.Б.Кальченко и О.Н.Чигрин (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР .Ф 437072, кл, С 06 F 9/22, 1977. 2. Авторское свидетельство СССР

Р 451080, кл. G 06 F 9/22, 1974.

3. Авторское свидетельство СССР

У 830383, кл. G 06 F 9/22, 1981.

4. Авторское свидетельство СССР

У 1020825, кл. С 06 F 9/22, 1982 (прототип). (54)(57) МИКРОПРОГРАММНОЕ УСТРОЙСТВО .

УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры мнкрокоманд, первый и второй формирователи адреса микрокоманд, первый и второй коммутаторы адреса, первый и второй коммутаторы управления, триггер начала параллельного участка, триггер управления синхронизацией, первый и второй триггеры окончания параллельного участка, триггер пуска, схему сравнения адресов, генератор тактовых импульсов, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И, первый и второй элементы И-HF, первый одновибратор и первый элемент задержки, причем вход кода операции устройства соединен с первыми информационными входами первого и второго регистров адре„„Я0„„1130864 А са и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, выходы которых соединены с вторыми информационными входами первого и второго регистров адреса соответственно, выход триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первый, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вгорыми управляющими входами первого и второго коммутаторов управления, выход третьего элемента И соединен с третьими управляющими входами первого и второго коммутаторов управления, выход равенства и выход неравенства схемы сравнения адресов соединены с первыми входами соответственно четвертого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первыми инверсным управляющими входами первого коммутатора адреса, выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного

11 участка первого регистра микрокоманд соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управляющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторым входом четвертого элемента ИЛИ и вторым инверс-ным управляющим входом первого коммутатора адреса, выходы управления синхронизацией первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами пятого элемента ИЛИ и с вторыми входами второго и третьего элемен,, та ИЛИ соответственно, .выход пятого элемента ИЛИ соединен со счетным входом триггера управления синхрони-; зацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управления, выход пятого элемента И соединен с первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, -выход которого соединен с нулевым входом триггера пуска, выходы второго и первого коммутаторов управления соединены с первыми входами шестого и седьмого элементов И соответ-1 ственно, выход шестого элемента И соединен с входами синхронизации второго регистра адреса и второго регистра микрокоманд, выход седьмаго элемента И соединен с входами синхронизации первого регистра адреса и первого регистра микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичный выход которого соединен с первыми входами восьмого, девятого .и десяI того элементов И, первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управления, выходы конца параллельного участка первого и второго регистров микрокоманд соединены соответственно с единичными входами первого и второго триггеров окончания параллельного участка, единичный выход первого триггера окончания параллельного участка соединен с первым входом одиннадцатого элемента И и с вторым входом второго элемента ИНЕ, нулевой выход первого триггера

30864 окончания параллельного участка соединен с вторым входом восьмого элемента И, выход которого соединен с третьим входом второго элемен та ИЛИ, нулевой выход второго триггера окончания параллельного участка соединен с вторым входом десятого элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончания параллельного участка соединен с вторыми входами

l одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и пятого элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончания параллельного участка, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого является группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и с вторым входом девятого элемента И, выход которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрокоманд соединена с первой группой входов схемы .сравнения адресов, с первой группой входов схемы сравнения адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго ! коммутаторов адреса соединены соответственно с вторыми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд соедине" на с второй группой входов. схемы сравнения адресов и второй .группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора адреса, выходы модифицируемык

1 13 0864 разрядов адреса первого н второго регистров микрокоманд соединены ( с третьими входами первого и второго формирователей адреса микрокоманд соответственно, выходы которых соеI динены с вторыми информационными входами первого и второго регистров адреса, выходы первого и второго регистров адреса соединены соответственно с адресными входами первого и второго блоков памяти, выходы которых соединены с информационными входами первого и второго регистров микрокоманд соответственно, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности и оперативности контроля устройства, в него введены первый и второй коммутаторы операционных частей, дешифратор, счетчик, первый и второй триггеры ошибок, первый, второй, третий и четвертый блоки элементов И, второй и третий элементы"задержки, второй одновибратор, седьмой и восьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый и семнадцатый элементы И, причем выход первого элемента И соединен с первым входом двенадцатого элемента И, с входом второго элемента задержки и с входом второго одновибратора, выход которого соединен с установочными входами первого и второго регистров микрокоманд, выход второго элемента задержки соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом одиннадцатого элемента И, выход тринадцатого элемента И соединен с единичным входом триггера управления синхронизацией, единичный выход триггера начала параллельного участка соединен с вторым входом двенадцатого элемента И, выход которого соединен со счетным входом счетчика, выходы счетчика соединены с входами дешифратора, выходы дешифратора соединены с соответствующими управляю,щими входами первого и второго коммутаторов операционных частей, выходы которых соединены с первыми входами первой и второй схем сравнения операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с первымн входами первого и второго блоков элементов И, выход первого блока элементов И соединен с первым инфор- .мационным входом первого коммутатора адреса, первым и вторым информационными входами второго коммутатора адреса, выход второго. блока элементов И соединен с вторым входом второй схемы сравнения операционных частей, выход неравенства которой соединен с первым входом четырнадцатого элемента И, выход логических условий второго регистра микрокоманд соединен с первыми входами третьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемы сравнения операционных частей, выход которой соединен с первым входом пятнадцатого элемента И, выход четвертого блока элементов И соединен со вторым и третьим информационными входами первого коммутатора-адреса, третьим информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управляющим входом первого коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с третьим инверсным управляющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и с входом третьего элемента задержки, выход которого соединен с третьими и четвертыми прямыми управляющими входами первого и второго коммутаторов адреса, единичный выход первого триггера окончания параллельного участка соединен с первым входом третьего элемекта И-НЕ и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончания параллельного участка соединен с вторым входом третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертйм выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторж входом четырнадцатого и пятнадцатого .элементов И, выходы которых соединены с единичными входами первого

1130864 и второго триггеров ошибок соответственно, единичные выходы первого и второго триггеров ошибок соедине-. ны соответственно с первым и вторым входами седьмого элемента ИЛИ, выэлемента ИЛИ, второй вход которого соединен с выходом второго элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным вхоход которого соединен с третьим входом счетчика, единичный выход тригдом шестого элемента ИЛИ, с пятым выходом группы выходов ошибок устрой- гера начала параллельного участка ства, выход первого одновибратора соединен с вторыми входами второго и третьего блоков элементов И. соединен с первым входом восьмого

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке устройств управления параллельными процессами вычислительных и управляющих систем. 5

Известны микропрограммные устройства управления, содержащие первый и второй блоки памяти микрокоманд, регистры микрокоманд и адреса, формирователи адреса, триггеры, элемен- 10 ты И (1) и f21.

Недостатками указанных устройств являются низкая произвбдительность и узкая область применения, обусловленные их невозможностью управления параллельными процессами, а также низкая достоверность функционирования, обусловленная отсутствием средств контроля адресов при выходе из параллельного режима.

Известно микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, 1 первый и второй регистры адреса, первый и второй коммутаторы, блок синхронизации, первый и второй триггеры управления, элементы И и ИЛИ (3).

Недостатками данного устройства является низкая производительность, ЗО обусловленная отсутствием технических средств для управления параллельными процессами и перетактовкой устройства при последовательном выполнении двух четных (нечетньгх) мик ,рокоманд, а также низкая достоверность функционирования.

Наиболее близким к изобретению по технической сущности и достигаемому положительному эффекту являет- 40 ся микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый и второй регистры микрокоманд, схему сравнения, первый вЂ” четвертый коммутаторы, формирователь тактовых импульсов, первый и второй формирователи адреса, первый-пятый триггеры управления, первый-восьмой элементы И, перый-седьмой элементы ИЛИ, первый и второй элементы И-НЕ, одновибратор, блок элементов ИЛИ, причем вход логических условий устройства соединен с первыми информационными входами первого и второго формирователей адреса, выходы которых соединены с первыми входами соответственно первого и второго регистров адреса, вход кода операции устройства соединен со вторыми информационными входами первого и второго регистров адреса, выходы которых соединены с информационными входами соответственно первого и второго блоков памяти микрокоманд, выходы первого и второго элементов И соединены с управляющими входами соответственно первого и второго блоков памяти микрокоманд, выходы которых соединены с входами соответственно первого и второго регистров микрокоманд, первый управляющие выходы первого и второго регистров микрокоманд соединенных с единичными входами соответственно первого и второго триггеров управления, выходы микроопераций первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, 3 ЗО выход которого является выходом микроопераций устройства, выход адреса .первого регистра микрокоманд соединен с первыми информационными, входами первого.и второго коммутаторов, выход адреса второго регистра микро.команд соединен с вторыми информационными входами первого и второго коммутаторов, выходы которых соединены с вторыми информационными входами !О соответственно первого и второго формирователей адреса, вход кода операции устройства через первый элемент ИЛИ соединен с единичным входом. третьего триггера управления, единич- 15 ный выход которого соединен с входом формирователя тактовых импульсов, первый выход формирователя тактовых импульсов соединен с нулевыми входами триггеров полей микроопераций пер- 2р вого и второго регистров микрокоманд и с первыми информационными входами третьего и четвертого коммутаторов,. выходы которых соединены с первыми входами соответственно 25 первого и второго элементов И, второй и третий выходы формирователя тактовых импульсов соединены соответственно с вторыми и третьими информационными входами третьего и четвертого коммутаторов, единичный выход четвертого триггера управления соединен с первыми управляющими входами третьего, четвертого коммутаторов, первыми входами третьего, 35 четвертого, пятого элементов И и первого и второго элементов И-НЕ, выходы которых соединены с вторыми входами соответственно первого и второго элементов И, второй управляющий вы- 40 ход первого регистра микрокоманд соединен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым управляющим входом первого коммутатора, второй управляющий выход второго регистра микрокоманд соединен с первым входом четвертого и вторым входом второго элементов ИЛИ, выход которого соединен с Т-входом пятого триггера управления, единичный выход пятого триггера -управления соединен с вторыми управляющими входами. третьего и четвертого коммутаторов, а нулевой выход вЂ” с третьими управляющими вхо55 дами третьего и четвертого коммутаторов, третьи управляющие выходы первого и второго регистров микрокоманд

864 4 через пятый элемент ИЛИ соединены с единичным входом четвертого триггера управления, нулевой выход которого соединен с вторым управляющим входом первого коммутатора и первым управляющим входом второго коммутатора, нулевые выходы первого и второго триггеров управления соединены с вторыми входами соответственно третьего и пятого элементов И, выходы которых соединены с вторыми входами соответственно третьего и четвертого элементов ИЛИ, выход которого соединен с вторым управляющим входом второго коммутатора, третьи управляющие выходы первого и второго регистров микрокоманд соединены с третьими управляющими входами соответственно первого и второго коммутаторов, единичный выход первого триггера управления соединен с Вто» рым входом первого элемента И-НЕ и первым входом шестого элемента И, единичный выход второго триггера управления соединен с вторым входом второго элемента И-НЕ и вторым входом шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И, а через одновибратор вЂ” с нулевыми входами первого, второго и четвертого триггеров обнуления, выходы адреса первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами схемы сравнения, прямой и инверсный выход которой соединены с вторыми входами соответственно седьмого и восьмого элементов И, выход седьмого элемента И соединен с третьими входами третьего и четвертого элементов ИЛИ, выход восьмого элемента И соединен с первыми входами шестого и седьмого элементов ИЛИ, выходы которых соединены соответственно с нулевым входом третьего триггера управления и выходом ошибки устройства, выход конца операции блока элементов ИЛИ соединен с вторыми входами шестого элемента ИЛИ и четвертого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ (4) .

Недостатками известного устройства являются низкая достоверность и оперативность контроля, обусловленные тем, что контроль адресов выхода из параллельного режима осу,ществляется только в конце выполне11308 4 ния параллельных микроподпрограмм.

Во время выполнения параллельных микроподпрограмм поля логических условий микрокоманд свободны, т.е. существует естественная структурная избыточность полей логических условий, которая может быть использована для контроля выполнения параллельных микроподпрограмм не только во время окончания параллельных участков, но и в ходе выполнения самих параллельных микроподпрограмм.

В устройстве полностью отсутствует ,контроль функции выходов устройства, поскольку проверкой охвачены лишь I5 адресные цепи. Кроме того, результат контроля при выполнении параллельных микроподпрограмм формируется только в конце их реализации, что существенно увеличивает время обна- 20 ружения ошибки и устранения ее последствий.

При выполнении параллельных микроподпрограмм известное устройство может перейти в режим зависания 25 одного из каналов, вследствие того, что выход другого канала на последовательные микроподпрограммы не будет обнаружен. Путем перекрестного задания частей микрокоманд в свободных 3О полях логических условий и последующим сравнением кодов частей мнкрокоманд, записанных в поле логических условий одного блока памяти с частью микрокоманд другого блока памяти мож-З но существенно повысить достоверность и оперативность контроля устройства. Данная возможность в известном устройстве не реализована, что и приводит к низкой достоверности и оперативности контроля.

Цель изобретения вЂ” повышение достоверности и оперативности контроля микропрограммного устройства управ ления. 45

Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры адреса, первый SO и второй регистры микрокоманд, первый и второй формирователи адреса микрокоманд, первый и второй коммутаторы адреса, первый и второй коммутаторы управления, триггер начала 55 параллельного участка, триггер управления синхронизацией, первый и второй триггеры окончания параллельного участка, триггер пуска, схему,сравнения адресов, гвнератор тактовых импульсов, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ, блок элементов ИЛИ, одиннадцать элементов И,первый и второй элементы И-НЕ, .первый одновибратор и первый элемент задержки, причем

I вход кода операции устройства соединен с первыми информационными входами первого и второго регистров адреса и входами первого элемента ИЛИ, выход которого соединен с единичным входом триггера пуска, вход логических условий устройства соединен с первыми входами первого и второго формирователей адреса, выходы которых с,оединены с вторыми информационными входами первого и второго регистров адреса соответственно, выход триггера пуска соединен с первыми входами первого, второго и третьего элементов И, первый, второй и третий выходы генератора тактовых импульсов соединены с вторыми входами соответственно первого, второго и третьего элементов И, выход первого элемента И соединен с первыми управляющими входами первого и второго коммутаторов управления, выход второго элемента И соединен с вторыми управляющими входами первого и второго коммутаторов управления, выход третьего элемента И соединен с третьими управляю( щими входами первого и второго коммутаторов управления, выход равенства и выход неравенства схемы сравнения адресов соединены с первыми входами соответственно четвертого и пятого элементов И, выход четвертого элемента И соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими вхоI дами первого коммутатора адреса, выход третьего элемента ИЛИ соединен с первым и вторым прямыми и первым инверсным управляющими входами второго коммутатора адреса, выход поля начала параллельного участка первого регистра микрокоманд соединен с первым входом четвертого элемента ИЛИ и с вторым инверсным управляющим входом второго коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с вторым входом четвертого эле1130864 мента ИЛИ и вторым инверсным управляющим входом первого коммутатора адреса, выходы управления синхронизацией первого и второго регистров микрокоманд соединены соответственно 5 с первым и вторым входами пятого элемента ИЛИ и с вторыми входами второго и третьего элементов ИЛИ соответственно, выход пятого элемента ИЛИ соединен со счетным входом триггера управления синхронизацией, единичный и нулевой выходы которого соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управ- 15 ления, выход пятого элемента И соединен с первым выходом группы выходов ошибки устройства и с первым входом шестого элемента ИЛИ, выход которого соединен с нулевым входом триггера .20 пуска, выходы второго и первого коммутаторов управления соединены с первыми входами шестого и седьмого элементов И соответственно, выход шестого элемента И соединен с. входами 25 синхронизации второго регистра адреса и второго регистра микрокоманд, выход седьмого элемента И соединен с входами синхронизации первого регистра адреса и первого регистра Зр микрокоманд, выход четвертого элемента ИЛИ соединен с единичным входом триггера начала параллельного участка, единичный выход которого соединен с первыми входами восьмого, девятого и десятого элементов И, 1 первого и второго элементов И-НЕ и с третьими и шестыми информационными входами первого и второго коммутаторов управления, выходы кон- 4р ца параллельного участка первого и второго регистров микрокоманд соединены соответственно с единичными входами первого и второго триггеров окончания параллельного участка, еди- 5 ничный выход первого триггера окончания параллельного участка соединен с первым входом одиннадцатого элемента И и с вторым входом второго элемента И-НЕ, нулевой выход первого б триггера окончания параллельного участка соединен с вторым входом восьмого элемента И, выход которого соединен с третьим входом второго элемента ИЛИ, нулевой выход второго триггера окончания параллельного участка соединен с вторым входом десятого элемента И, выход которого соединен с третьим входом третьего элемента ИЛИ, единичный выход второго триггера окончания параллельного участка соединен с вторыми входами одиннадцатого элемента И и первого элемента И-НЕ, выход которого соединен с вторым входом шестого элемента И, выход одиннадцатого элемента И соединен с входом первого одновибратора и с вторыми входами четвертого и пятого элементов И, выход одновибратора соединен с входом первого элемента задержки, выход которого соединен с нулевыми входами триггера начала параллельного участка и первого и второго триггеров окончания параллельного участка, выходы микроопераций первого и второго регистров иикрокоманд соединены соответственно с первым и вторым входами блока элементов ИЛИ, группа выходов которого является группой выходов микроопераций устройства, выход конца работы группы выходов блока элементов ИЛИ соединен с вторым входом шестого элемента ИЛИ и с вторым входом девятого элемента И, выход которого соединен с вторым входом группы выходов ошибки устройства, группа выходов адреса первого регистра микрскоманд соединена с первой группой входов схемы сравнения адресов, с первой группой входов схемы сравнения адресов, с первой группой информационных входов первого коммутатора адреса и первой и второй группами информационных входов второго коммутатора адреса, выходы первого и второго коммутаторов адреса соединены соответственно с вторыми входами первого и второго формирователей адреса микрокоманд, группа выходов адреса второго регистра микрокоманд

1соединена с второй группой входов схемы сравнения адресов и второй группой информационных входов первого коммутатора адреса и третьей группой информационных входов второго коммутатора адреса, выходы модифицируемых разрядов адреса первого и второго регистров микрокоманд соединены с третьими входами первого и второго формирователей адреса микрокоманд соответственно, выходы которых соединены с вторыми информационными входами первого и второго регистров адреса, выходы первого и второго регистров адреса соедине1130864

10 ны соответственно с адресными входами первого и второго блоков памяти, выходы которых соединены с информационными входами первого и второго регистров микрокоманд соответствен- 5 но, введены первый и второй коммутаторы операционных частей, дешифратор, счетчик; первый и второй триггеры ошибок, первый, второй, третий и четвертый блоки элементов И, второй и третий элементы задержки, второй одновибратор, седьмой и восьмой элементы ИЛИ, третий элемент И-НЕ, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый, шестнадцатый и сем- > надцатый элементы И, причем выход первого элемента И соединен .с первым входом двенадцатого элемента И, с входом второго элемента задержки. и с входом второго одновибратора, 26 выход которого соединен с установочными входами первого и второго регистров микрокоманд, выход второго . элемента задержки соединен с первым входом тринадцатого элемента И, второй вход которого соединен с выходом одиннадцатого элемента И, выход тринадцатого элемента И соединен с единичным входом триггера управления синхронизацией, единичный выход триг- 3О гера начала параллельного участка соединен с вторым входом двенадцатого

Ъ элемента И, выход которого соединен со счетным входом счетчика, выходы счетчика соединены с входами дешифра-35 тора, выходы дешифратора соединены с соответствующими управляющими входами первого и второго коммутаторов операционных частей, выходы которых соединены с первыми входами пер- 4О вой и второй схем сравнения операционных частей соответственно, выход логических условий первого регистра микрокоманд соединен с первыми входами первого и второго блоков элемен- 4 тов И, выход первого блока элементов И соединен с первым информационным входом первого коммутатора адреса, первым и вторым информационными входами второго коммутатора адреса, о выход второго блока элементов И соединен с вторым входом второй схемы сравнения операционных частей, выход неравенства которой соединен с первым входом четырнад- 55 цатого элемента И, выход логических условий второго регистра микрокоманд соединен с первыми входами тРетьего и четвертого блоков элементов И, выход третьего блока элементов И соединен с вторым входом первой схемы сравнения операционных частей, выход которой соединен с первым входом пятнадцатого элемента И, выход четвертого блока элементов И соединен с вторым и третьим информационными входами первого коммутатора адреса, третьим информационным входом второго коммутатора адреса, выход начала параллельного участка первого регистра микрокоманд соединен с третьим инверсным управляющим входом первого коммутатора адреса, выход начала параллельного участка второго регистра микрокоманд соединен с третьим инверсным управляющим входом второго коммутатора адреса, нулевой выход триггера начала параллельного участка соединен с первыми входами шестнадцатого и семнадцатого элементов И, с вторыми входами первого и четвертого блоков элементов И и с входом третьего элемента задержки, выход которого соединен с третьими и четвертыми прямыми управляющими входами первого и второго коммутаторов адреса, единичный выход первого триггера окончания параллельного участка соединен с первым входом третьего элемента И-HE и с вторым входом шестнадцатого элемента И, выход которого соединен с третьим выходом группы выходов устройства, единичный выход второго триггера окончания параллельного участка соединен с вторым входом .третьего элемента И-НЕ и с вторым входом семнадцатого элемента И, выход которого соединен с четвертым выходом группы выходов устройства, выход третьего элемента И-НЕ соединен с вторым входом четырнадцатого и пятнадцатого элементов И, выходы которых соединены с- единичными входами первого и второго триггеров ошибок соответственно, единичные выходы первого и второго триггеров ошибок соединены соответственно с первым и вторым входами седьмого элемента ИЛИ, выход которого соединен с третьим входом шестого элемента ИЛИ, с пятым выходом группы выходов ошибок устройства, выход первого одновибратора соединен с первым входом восьмого элемента ИЛИ, второй вход которого соединен с выходом вто12

864

1130

ll рого элемента И-НЕ, выход восьмого элемента ИЛИ соединен с вторым входом седьмого элемента И, выход двенадцатого элемента И соединен с установочным входом счетчика, единичный 5 выход триггера начала параллельного участка соединен с вторыми входами второго и третьего блоков элементов И.

Сущность изобретения состоит в по10 .вышении достоверности и оперативности контроля на основе использования естественной структурной избыточности полей логических условий при выполнении параллельных участков путем перекрестного задания в свободных полях

15 частей микрокоманд параллельных микроподпрограмм.

Введение первого-четвертого блоков элементов И, первого и второго коммутаторов операционных частей, первой и второй схем сравнения, второго одновибратора, третьего элемента И-НЕ, четырнадцатого и пятнадцатого элементов И, первого и второго триггеров ошибок, седьмого элемен25 та ИЛИ и рбусловленных ими связей позволяет осуществить контроль микрокоманд, записанных в первом и втором блоках памяти, и выдачу сигнала ошибки при искажении информациии, считы- ЗО ваемой из первого или второго блоков памяти.

Введение двенадцатого элемента И, счетчика и дешифратора и обусловленных ими связей позволяет осуществлять15 выбор частей микрокоманд, записанных в первом и втором блоках памяти.

Введение восьмого элемента ИЛИ, тринадцатого элемента И, второго элемента задержки и обусловленных ими - 40 связей позволяет осуществить прохождение тактового импульса с выхода первого коммутатора управления на входы синхронизации первого регистра адреса и первого регистра микрокоманд45 при выходе из параллельного режима, а также осуществлять установку триггера управления синхронизацией в единичное состояние с временем задержки ЗЪ L< после окончания параллель- $0 ных участков.

Введение шестнапцатого и семнапцатого элементов И и обусловленных ими связей позволяет формировать сигналы ошибок в параллельном режи- 55 ме.

Введение третьего элемента задержки и обусловленных им связей позволяет производить блокировку первого и второго коммутаторов адреса нулевым сигналом при входе в параллельный режим.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 функциональная схема первого и второго формирователей адреса; на фиг. 3 вЂ” формат микрокоманд, считываемых из блоков памяти; на фиг. 4 структурная схема контроля устройства; на фиг. 5 вЂ” временная диаграмма работы устройства.

Параллельное микропрограммное устройство управления с контролем (фиг. 1) содержит первый блок 1 памяти микрокоманд (ПЗУ 1), второй блок 2 памяти микрокоманд (ПЗУ 2), первый регистр 3 адреса, второй регистр 4 адреса, первый регистр 5 микрокоманд, содержащий поле 5;1

Микропрограммное устройство управления

Патент 1130864