Устройство для сопряжения процессора с устройством ввода- вывода

Устройство для сопряжения процессора с устройством ввода- вывода

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ВВОДА-ВЫВОДА , содержащее формирователь сигнала прерывания, регистр.входных данных, регистр выходных данных, регистр режимов , причем входы регистра режимов и регистра выходных данных соединены с выходной информационной шиной процессора , выход формирователя сигнала прерывания соединен с входной шиной прерывания процессора, информационный вход регистра входных данных соединен с выходной информационной шиной внешнего устройства, а его выход - с входной информационной шиной процессора , разрядный выход регистра выходных данных и первый разрядньй выход регистра режимов соединены соответствеяно , с информационной и управляющей входными шинами внешнего устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет организации обмена по инициативе внешнего устройства и повьш1ения достоверности, в устройство введены ре,гистр признаков операций, регистр хранения адресов, узел фиксации режима вьщача-прием, узел контроля и узел анализа управляющих сигналов , причем информационные входы регистра признаков операций и регистра хранения адресов соединены с выходной информационной шиной процессо-. ра, управляющий вход регистра хранения адресов соединен с первым разрядным выходом регистра признаков операций , второй разрядный выход которого , и разрядный выход регистра хранения адресов соединены соответственно с входной управляющей и дополнительной информационной шинами процессора, входы режима, синхронизации и первый и второй управляющие входы узла фик сации режима выдача-прием соединены i соответственно с вторым разрядным выходом регистра режима, выходной О) шиной синхронизации процессо1)а, управляющим выходом регистра выходных данных и выходной упраьл.яющей шиной внешнего устройства, управлякнций вы . ход,узла фиксации режима ввдача-прием соединен с входной управляющей шиной внешнего устройства и первым входом узла контроля, второй и третий входы которого соединены соответственно с выходной управляющей шиной внешнего устройства и выходной шиной синхронизации процессора, стробирующий выход узла фиксации режима вьщача-прием соединен с .управляющим входом регистра входных данных, синхровход формирователя сигнала прерывания соединен с выходной шиной синхронизации процессора, при этом узел анализа управляющих сигналов содержит двенадцать .триггеров , два элемента И и элемент ИЛИ, причем выходная управляющая шина внешнего устройства соединена с первьы , вторым и третьим установочными

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

09) (И) зим С 06 F 3(04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГПФ

ОПИСАНИЕ ИЗОБРЕТЕНИ ." .

Н АВТ0РСНОМУ СВИДЕТЕЛЬСТБУ (21) 3466585/24-24 (22) 08.07.82 (46) 30.12.84. Бюл. Ф 48 (72) А.Н.Чистяков, Е.Н.Воробей, А.П.Запольский, Г.А.Иванов и В.M.Григоренко (53) 681.3(088.8) (56) 1. Патент Великобритании

М- 1048525, кл. G 4 А, опублик. 1966.

2. Патент США 9 3805245, кл. 340-172,5, опублик. 1974 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ПРОЦЕССОРА С УСТРОЙСТВОМ ВВОДА-ВЫВО-.

ДА, содержащее формирователь сигнала прерывания, регистр. входных данных, регистр выходных данных, регистр режимов, причем входы регистра режимов и регистра выходных данных соединены с выходной информационной шиной процессора, выход формирователя сигнала прерывания соединен с входной шиной прерывания процессора, информационный вход регистра входных данных соединен .с выходной информационной шиной внешнега устройства, а его выход — с входной информационной шиной процессора, разрядный выход регистра выходных данных и первый разрядный выход регистра режимов соединены соответственно. с информационной и управляющей входными шинами внешнего устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет организации обмена по инициативе внешнего устройства и повышения достоверности, в устройство введены регистр признаков операций, регистр хранения адресов,. узел фиксации режима выдача-прием, узел контроля и узел анализа управляющих сигч налов, причем информационные входы регистра признаков операций и регистра хранения адресов соединены с выходной информационной шиной процессора, управляющий вход регистра хранения адресов соединен с первым разрядным выходом регистра признаков операций, второй разрядный выход которого.и разрядный выход регистра хранения адресов соединены соответственно с входной управляющей и дополнительной информационной шинами процессора, входы режима, синхронизации и первый и второй управляющие входы узла фиксации режима выдача-прием соединены соответственно с вторым разрядным выходом регистра режима, выходной шиной синхронизации процессора, управляющим выходом регистра выходных данных и выходной управляющей шиной внешнего устройства, управляющий вы- р ход узла фиксации режима выдача-прием соединен с входной -управляющЕй шиной внешнего устройства и первым входом узла контроля, второй и третий входы которого соединены соответственно с выходной управляющей шиной внешнего устройства и выходной шиной синхронизации процессора, стробирующий выход узла фиксации режима выдача-прием соединен с .управляющим входом регистра входных © данных, синхровход формирователя сигнала прерывания. соединен с выходной шиной синхронизации процессора, при этом узел анализа управляющих сигналов содержит двенадцать,триггеров, два элемента И и элемент ИЛИ, причем выходная управляющая шина внешнего устройства соединена с пер вым, вторым и третьим установочными

1132282 входами первого, первыми установочными входами второго, третьего,четвертого, пятого, шестого,, седьмого, восьмого и девятого триггеров, выходная шина синхронизации процессора соединена с синхровходами третьего, пятого, седьмого, десятого триггеров, вторым установочным входом восьмого триггера и первым входом первого элемента И, третий разрядный выход регистра режимов соединен с вторым и третьим установочными входами второго и четвертого триггеров, вторым установочным входом шестого триггера, первым и вторым установочными входами двенадцатого триггера, вторым входом первого и первым входом второго элементов И, первым входом элемента ИЛИ и первыми установочными входами десятого и одиннадцатого триггеров, сигнальный выход узла фиксации режима выдача-прием и выход узла контроля соединены соответственно с вторым входом элемента ИЛИ и третьим установочным входом двенадцатого триггера, первые выходы первого и одиннадцатого триггеров соединены с вторым и третьим установочными входами десятого триггера, второй выход первого триггера соединен с вторым установочным входом одиннадцатого триггера, третий установочный вход которого и третий вход элемента ИЛИ: соединены с выходом десятого тригге- ра,выход второго триггера соединен с вторым и третьим установочными входами третьего триггера, выход которого соединен с четвертым входом эле мента ИЛИ, выходы четвертого и шестого триггеров соединены с вторыми и третьими установочными входами соот- ветственно пятого и седьмого триггеров, выходы которых соединены с пятым и шестым входами элемента ИЛИ, выход двенадцатого триггера соединен с седьмым входом элемента ИЛИ, выход восьмого триггера соединен с вторым ,и третьим установочными входами девятого триггера, выход которого соединен с вторым входом второго элемен та И, выход первого элемента И соединен с третьим установочным входом восьмого триггера, первый выход первого триггера, выходы третьего, пятого, седьмого, девятого, десятого и двенадцатого триггеров и выход элеI мента ИЛИ соединены с входной инфор.мационной шиной процессора, выход второго элемента И соединен с входной шиной "Запрос" процессора, выход элемента ИЛИ соединен с информационным входом формирователя сигнала прерывания, причем узел фиксации режима выдача-прием содержит пять триггеров, четыре элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И соединены с входом синхронизации узла,.второй вход третьего элемента И, первые входы четвертого элемента И и первого триггера соединены с входом режима узла, первый управляющий вход узла соединен с первым входом второго триггера, выход которого соединен с вторым входом четвертого элемента И и первым входом третьего триггера, выход которого является управляющим выходом узла, второй управляющий вход узла соединен с первым и вторым входами четвертого триггера, вторым входом первого элемента И, первым входом пятого триггера, вторым входом второго триггера, третьим входом четвертого элемента И и вторым и третьим входами третьего триггера, выход четвертого триггера соединен с третьим входом первого элемента И и вторым входом второго элемента И, выходы которых соединены с вторым и третьим входами пятого триггера, выход которого соединен с третьим входом третьего элемента И, четвертый вход которого соединен с выходом элемента ИЛИ, а выход — с третьим входом четвертого триггера, вторым входом первого триггера, первым входом элемента ИЛИ и является стробирующим выходом узла, третий вход первого триггера соединен с выходом четвертого элемента И, а выход — с вторым входом элемента ИЛИ, четвертым входом. третьего триггера и является сигнальным выходом узла, при этом узел контроля содержит тригvep, три элемента И, элемент ИЛИ, элемент НЕ и элемент задержки, причем первый и второй входы элемента ИЛИ являются первым и вторым входами узла, а выход соединен с первым и вторым входами триггера, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, а выход является выходом узла, третий вход узла соединен с первьм входом второго элемента И, через элемент НŠ— с первым входом третье го элемента И, а через элемент задержки — с вторыми входами второго и третьего элементов И, вьиод тре.1132282 тьего элемента И соединен с третьим входом триггера.

Изобретение относится к вычислительной технике и может быть использовано для сопряжения процессора с устройствами ввода-вывода, в том числе с устройствами, работающими в 5 качестве пультов управления вычислительной системой.

Известно устройство для подключения устройств ввода-вывода {в том числе и пультов. оператора) к процессору через универсальный канал ввода-вывода, содержащий управляющие и информационные шины процессора и абонента, регистр команд, буферные регистры, схему управления буфером, блок управления каналом (1) .

Недостатками такого устройства являются большой объем оборудования канала и сложность, алгоритмов взаимодействия с абонентом, обусловленные 20 универсальностью канала, а также тем, что он рассчитан на подключение

f большого числа абонентов. Кроме того, функциональные воэможности канала ограиичены лишь вводом и выводом инфор- 5

I мации. Для абонентов, подключаемых к такому каналу, характерно наличие избыточного оборудования.

Наиболее близким к предлагаемому по технической сущности является устройство связи, имеющее узел формирования прерывания, регистр входных . данных, регистр выходных данных, регистр режимов, выходную управляющую шину абонента, входную управляющую З5 шину абонента, выходную информацион-. ную шину абонента, входную информационную шину абонента, шину "Прерывание", выходную управляющую шину процессора, входную информационную шину 4О процессора, выходную информационную шину процессора, которая соединена с входом регистра режимов и входом регистра выходных данных, первый выход которого соединен с входной информационной шиной абонента, первый выход регистра режимов соединен с входной управляющей шиной абонента, первый вход и выход регистра входных данных соединены соответственно с выходной информационной шиной абонента и входной информационной шиной про цессора, а выходная управляющая шина процессора соединена с первым входом узла формирования прерывания, выход которого соединен с шиной "Прерыванне" f2) .

Недостатком известного устройства является невозможность выдачи в про-. цессор прерывания по инициативе абонента. Прерывание ьырабатывается только при наличии команды обмена для инициализации программы, обеспечивающей считшвание и запись информации с абонента. Это не позволяет использовать известное устройство для подключения к ЭВМ активных абонентов, таких как пульты управления системой (пишущая машинка, дисплей). Известное устройство связи выполняет толь ко операции ввода-вывода и не обеспечивает выполнение других операций (управление режимами работы процессоI ра, управление программами и т.д.), что невозможно в связи с отсутствием: в аппаратуре известного устройства информационного и управляющего регистров дополнительных операций и шин выдачи их содержимого в процессор. Это также ограничивает воэможности использования известного блока. Отсутствие контроля отработки абонентом команд устройства связи снижает контролепригодность известного устройства.

Цель изобретения — расширение функ-. циональных возможностей эа счет организации обмена по инициативе внешнего устройства и цовышения достоверности, что обеспечит возможность под" ключения к процессору пульта управления системой.

Поставленная цель достигается тем, что в устройство, содержащее формирователь сигнала прерывания, регистр входных данных, регистр выходных дан3 1132282 4

1 ных, регистр режимов, причем входы регистра режимов и регистра выходных данных соединены с выходной информационной шиной процессора, выход формирователя сигнала прерывания соеди- 5 нен с входной шиной прерывания процессора, информационный вход регистра входных данных соединен с выходной информационной шиной внешнего устройства, а его выход — с входной информационной шиной процессора, разрядный выход регистра выходных данных и первый разрядный выход регистра режимов соединены соответственно с информационной и управляющей входными шинами внешнего устройства, введены регистр признаков операций, регистр хранения адресов, узел фиксации режима Выдача-прием, узел контроля и узел анализа управляющих сигналов, причем информационные входы регистра признаков операций и регистра хранения адресов соединены с выходной информационной шиной процессора, управляющий вход регистра хранения адресов соеди- >5 нен с первым разрядным выходом регистра признаков операций, второй разрядный выход которого и разрядный выход регистра хранения адресов соединены соответственно с входной уп.— 30 равляющей и дополнительной информационной шинами процессора, входы режима, синхронизации и первый и второй управляющие входы узла фиксации режима выдача-прием соединены соответ- 35 ственно с вторым разрядным выходом регистра режима выходной шиной синх. Ронизации процессора, управляющим выходом регистра выходных данных и. выходной управляющей шиной внешнего 4р устройства, управляющий выход узла фиксации режима выдача-прием соединен с входной управляющей шиной внешнего устройства и первым входом узла контроля> ВтОрой и третин Входы кОтОРОгО 45 соединены соответственно с выходной управляющей шиной внешнего устройства и выходной шиной синхронизации процессора, стробирующий выход узла фиксации режима выдача-прием соединен с управляющим входом регистра входных данных, синхровход формирователя сигнала прерывания .соединен с выходной шиной синхронизации процессора, при этом узел анализа управляющих сигналов содержит двенадцать триггеров, два элемента И и элемент ИЛИ, причем выходная управляющая шина внешнего устройства соединена с первым, вторым и третьим установочными входами первого, первыми установочными входами второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого триггеров, выходная шина синхронизации процессора соединена с синхровходами третьего, пятого, седьмого,: десятого триггеров, вторым установочным входом восьмого триггера и первым входом первого элемента И, третий разрядный выход регистра режимов соединен с вторым и третьим установочными входами второго и четвертого триггеров, вторым установочным входом шестого триггера, первым и вторым установочными входами двенадцатого триггера, вторым входом первого и первым входом второго элементов И, первым входом элемента ИЛИ и первыми установочными входами десятого и одиннадцатого триггеров, сигнальный выход узла фиксации режима выдачаприем и выход узла контроля соединены соответственно с вторым входом элемента ИЛИ и третьим установочным входом двенадцатого триггера, первые выходы первого и одиннадцатого триггеров соединены с вторым и третьим установочными входами десятого триггера, второй выход первого триггера соединен с вторым установочным входом одиннадцатого триггера, третий устанОвочный вход которого и третий вход элемента ИЛИ соединены с выходом десятого триггера, выход второго триггера соединен с вторым и третьим установочными входами третьего триггера, выход которого соединен с четвертым входом элемента ИЛИ, выходы четвертого и шестого триггеров соединены с вторыми и третьими установочными входами соответственно пятого и седьмого триггеров, выходы которых соединены с пятым и шестым входами элемента ИЛИ, выход двенадцатого триггера соединен с седьмым входом элемента ИЛИ, выход восьмого триггера соединен с вторым и третьим установочными входами девятого триггера, выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с третьим установочным входом восьмого триггера, первый выход первого триггера, выходы третьего, пятого, седьмого, девятого, десятого.и двенадцатого триггеров и выход элемента ИЛИ соединены с входной информационной шиной процессора, выход второго элемента И соединен элемент задержки — с вторыми входами второго и третьего элементов И, вьгход третьего элеменга И соединен с третьим входом триггера.

На фиг.1 изображена блок-схема устройства для сопряжения процессора с устройством ввода-вывода; на фиг.2 — функциональная схема узла фиксации режима выдача-прием, на фиг.3 — функциональная схема узла анализа управляющих сигналов, на фиг.4 — функциональная схема узла контроля, на фиг.5 — функциональная схема формирователя сигнала прерывания.

Устройство для сопряжения процессора с устройством ввода-вывода (фиг.1) содержит выходную информационную шину 1 процессора, входную информационную шину 2 процессора, выходную шину 3 синхронизации процессора, входную управляющую шину 4 процессора, входную шину 5 прерывания процессора, дополнительную информационную шину 6 процессора, входную шину 7 "Запрос" процессора, регистр

8 режимов, регистр 9 выходных данных, регистр 10 признаков операций, регистр 11 хранения адресов, регистр

12 входных данных, узел 13 анализа управляющих сигналов, формирователь

14 сигнала прерывания, узел 15 фикса> ции режима выдача-прием, узел 16 контроля, входную управляющую шину

17 внешнего устройства, выходную управляющую шину 18 внешнего устройства, входную информационную шину 19 внешнего устройства и выходную информационную шину 20 внешнего устройства.

На фиг.1 обозначены второй разрешающий выход 21 регистра 8 режимов и вход режима узла 15 фиксации режима выдача-прием, третий разрядный выход 22 регистра 8 режимов, управляющий выход 23 регистра 9 выходных данных и первый управляющий вход узла 15 фиксации режима выдача-прием, стробирующий выход 24 узла 15 фиксации режима выдача-прием, сигнальный выход 25 узла 15 фиксации режима выдача-прием, выход 26 узла контроля, информационный вход 27 формирователя

i4 сигнала прерывания, первый разрешающий выход 28 регистра 10 признаков операций и управляющий вход регистра

11 хранения адресов.

5 1132282 с входной шиной "Запрос" процессора, выход элемента ИЛИ соединен с информационным входом формирователя сигнала прерывания, причем узел фиксации режима выдача-прием содержит пять триггеров, четыре элемента И и элемент ИЛИ, причем первые входы первого, . второго и третьего элементов И соединены с входом синхронизации узла, второй вход третьего элемента И, пер-10 вые входы .четвертого элемента И и первого триггера соединены -с входом режима узла, первый управляющий вход узла соединен с первым входом второго триггера, выход которого соединен с 15 вторым входом четвертого элемента И и первым входом третьего триггера, выход которого является управляющим выходом узла, второй управляющий вход узла соединен с первым и вторым 20 входами четвертого триггера, вторым входом первого элемента И, первым входом пятого триггера, вторым входом второго триггера, третьим входом четвертого элемента И и вторым и 25 третьим входами третьего триггера, выход. четвертого триггера соединен с третьим входом первого элемента И и вторым входом второго элемента И, выходы которых соединены с вторым и ЗО третьим входами пятого триггера, выход которого соединен с третьим входом третьего элемента И, четвертый вход которого соединен с выходом элемента ИЛИ, а выход — с третьим входом четвертого триггера, вторым входом первого триггера, первым входом элемента ИЛИ и является стробирующим выходом узла, третий вход первого триггера соедйнен с выходом четвертого элемента И, а выход - с вторым входом элемента ИЛИ, четвертым входом третьего триггера и является .сигнальным выходом узла, при этом узел контроля содержит триггер, три 45 элемента И, элемент ИЛИ, элемент НЕ

I и элемент задержки, причем первый и второй входы элемента ИЛИ являются первым и вторым входами узла, а выход соединен с rtepBblM u BTopbIM входа 50 ми триггера, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, а выход является выходом узла, третий вход узла 55 соединен с первым входом второго элемента И, через элемент НŠ— с первым входом третьего элемента И, а через

1132282

Узел фиксации режима выдача-прием (фиг.2) содержит четвертый триггер

29, .первый элемент И 30, второй элемент И 31, пятый триггер 32, третий элемент И 33, элемент ИЛИ 34, четвер-.5 тый элемент И 35, первый триггер 36, второй триггер 37, третий триггер 38.

Узел анализа управляющих сигналов (фиг.3) содержит первый триггер 39, второй триггер 40, третий триггер 41, 10 четвертый триггер 42, пятый триггер

43, шестой триггер 44, седьмой триггер 45, восьмой триггер 4б, девятый триггер 47, второй элемент И 48, первый элемент И 49, одиннадцатый 15 триггер 50, десятый триггер 51, элемент ИЛИ 52, двенадцатый триггер 53.

Узел контроля (фиг.4) содержит элемент EIE 54, элемент 55 задержки, второй элемент И 56, третий элемент И 57, элемент ИЛИ 58, первый элемент И 59, триггер 60.

Формирователь сигнала прерывания (фиг.5) содержит элемент HE 61, элемент И 62,, триггер 63. 25

Выходная информационная шина 1 процессора предназначена для выдачи управляющей информации в регистр режимов и регистр признаков операций, а также для выдачи байта данных в ЗО регистр выходных данных и в регистр хранения адресов. Занесение информации с выходной информационной шины процессора производится микропрограммно.

Входная информационная шина 2 процессора служит для передачи байта информации от внешнего устройства (пульта управления системой) процесс ору.

Выходная шина 3 синхронизации процессора предназначена для выдачи управляющих сигналов в узел анализа управляющих сигналов, узел контроля, узел организации обмена и формирова- 45

:тель сигнала прерывания. (Входная управляющая шина 4 процессора служит для передачи процессору сигналов управления дополнительными операциями.

Входная шина 5 прерывания процессора служит для выдачи в процессор запросов на микропрограммное прерывание. Запрос инициирует микропрог,раммное выполнение передачи данных в режимах "Считать" и "Записать .

Дополнительная информационная шина 6 процессора служит для передачи в процессор адресов оперативной памяти и устройств загрузки при выполнении дополнительных операций.

Входная шина 7 -"Запрос" процессора предназначена для выдачи в блок микропрограммных прерываний процессо- ра сигнала, по которому инициируется микропрограммное выполнение дополнительных операций (операций управления системой) и операций изменения и отображения состояний процессора °

Регистр 8 режимов является однобайтным и служит для задания режимов работы устройства для сопряжения.

Регистр 9 выходных данных также является однобайтным и используется для передачи информации внешнему устройству (пульту управления).

Регистр 10 признаков операций двухбайтный, он предназначен для хранения признаков выполняемых дополнительных операций.

Регистр 11 хранения адресов является четырехбайтным, предназначен для хранения адресов (памяти или устройства загрузки), необходимых для выполнения некоторых операций управления вычислительной системой (сравнение адресов, первоначальная загрузка и т.д.).

Регистр 12 входных данных представляет собой однобайтный. регистр, использующийся для ввода информации из внешнего устройства в процессор.

Информация в регистры 9-12 заносится микропрограммно.

Узел 13 анализа управляющих сигналов связан с управляющими клавишными переключателями и индикаторами внешнего устройства. Триггеры узла анализа управляющих сигналов имеют собственные установочные и сбросовые линии. Кроме того, в узле 13 анализа управляющих сигналов формируется сигнал "Запрос". Формирователь 14 сигнала прерывания вырабатывает запрос устройства для сопряжения на микропрограммное прерывание.

Узел 15 фиксации режима выдачаприем предназначен для организации ввода байта информации внешнего уст- ройства в регистр 12 входных данных и для организации вывода передаваемого байта информации из регистра 9 выходных данных внешнему устройству.

Узел 16 контроля предназначен для контроля интерфейса на линии "внешнее устройство — устройство для сопряже10

9 11 322 (1 ния". Признак сбоя устанавливается при отсутствии в течение 260 мкс ответа внешнего устройства на сигнал, сопровождающий байт передаваемой информации. Устройство для сопряжения процессора с устройством ввода-вывода работает в трех режимах: ввод информации; вывод информации; изменение и отображение состояний процессора.

В режиме изменения и отображения 10 выполняются, кроме того, дополнитель.ные функции управления системой. Для реализации указанных режимов устройство связи обеспечивает работу аппаратурц в режимах "Считать", "Записать, 15

"Сервис".

Работа устройства для сопряжения в . режиме "Записать" осуществляется следующим образом.

При дешифрации в инструкции вводавывода кода команды "Записать" в регистр 8 режимов (фиг.1) по выходной информационной шине 1 процессора микропрограммно заносится признак команды "Записать", поступающий на вход 21 режима в узел 15 фиксации режима выдача-прием. В узле 15,фиг.2) при на4 " личин этого сигнала, нулевом состоянии триггера 37 и отсутствии сигнала на

30 выходной управляющей шине 18 внешнего устройства, появляется высокий потенциал на выходе элемента И 35 и устанавливает триггер 36, высокий потенциал которого является сигнальным выходом узла и по линии 25 посту-35 пает в узел 13 анализа управляющих сигналов (фиг.3), устанавливая высокий потенциал на выходе элемен- . та ИЛИ 52. Этот сигнал поступает на информационный вход 27 формирователя 40

Ф4. сигнала прерывания (фиг.5), где при отсутствии признака работы в режиме "Сервис" (низкий потенциал на входе .элемента НЕ 61) и при наличии

f" сийхросигнала, поступающего по выходной шине 3 синхронизации процессора, формирует высокий потенциал на выходе элемента И 62, который устанавливает триггер 63. Сформированный запрос за микропрограммное прерывание поступа- 50 ет в блок микропрограммных прерываний процессора по входной шине 5 прерывания процессора. Дальнейшее выполнение режима "Записать" осуществляется под. управлениеммикропрограммы,вызванной 5 запросом на прерывание, в процессе выполнения которой код вводимого знака с выходной информационйой шины 1 процессора заносится в регистр 9 вы-, ходных данных. Запрос на микропрог- раммное прерывание снимается микропрограммно, для чего в регистре режимов устанавливается соответствую-. щий признак, который сбрасывает триггер 36 узла 15. При этом возника" ет низкий потенциал на выходе элемента ИЛИ 52 узла 13 анализа управляющих сигналов (фиг.3), который поступает в формирователь 14 сигнала прерывания (фиг.5) и сбрасывает триггер 63 запроса на микропрограммное прерывание. При занесении данных в регистр 9 выходных данных в узле 15 фиксации режима выдача-прием устанавливается триггер 37, по единичному состоянию которого и нулевому состоянию триггера 36 устанавливается триггер 38.

Иэ регистра 9 выходных данных код выводимого символа передается во внешнее устройство по входной инфор-. мационной шине 19. По сигналу "Цикл", формируемому .с помощью триггера 38 и выдаваемому на входную управляющую шину 17 внешнего устройства, внешнее устройство принимает данные с входной информационной шины 19 ° В ответ на сигнал "Цикл" внешнее устройство по управляющей шине 18 выдает сигнал

"Обратная связь", который сбрасывает . триггеры 37 и 38 в узле 15. После снятия сигнала "Цикл" внешнее устройство снимает сигнал "Обратная связь", что приводит к выработке триггером 36 запроса на новое микропрограммное прерывание, в процессе обработки которого выводится на печать (или отображается на экране дисплея) следуюший символ. Так происходит до тех пор, пока вся информация не будет передана;

Работа устройства в рехц ме "Считать" ос„ществляется следующим образом.

Микропрограммно устанавливается признак режима "Считать" в регистре

8. режимов. Регистр режимов выдает на входную управляющую шину 17 внешнего устройства сигнал,. который разрешает работу внешнего устройства в режиме

"Считать". Внешнее устройство выдает на входную информационную шину 20 байт информации, после чего на выходную управляющую шину 18 выдает сигнал "Строб", который поступает в узел 15 (фиг.2). По сигналу "Строб"

1132282

12. процессора).

ll при наличии синхросигнала на выходной шине 3 синхронизации процессора и низком потенциале триггера 29- устанавливается триггер 32. При поступлении следующего синхроимпульса по шине 3, высоком потенциале триггера

32, наличии высокого уровня на входе 21 на выходе элемента И 33 вырабатывается сигнал приема, IIO которому информация с выходной информационной Ip шины 20 внешнего устройства записывается в регистр 12 входных даннь.х.

Кроме того, по сигналу приема устанавливается триггер 36, что вызывает выработку запроса на микропрограммное15

lI прерывание аналогично режиму Запи1l 11 сать". При наличии сигнала Строб по сигналу приема устанавливается триггер 29, по высокому потенциалу которого при наличии синхроимпульса на 2О шине 3 сбрасывается триггер 32.

Микропрограмма, вызванная запросом, производит запись символа, введенного в регистр 12 входных данных, в заданную область оперативной памя- 2 ти процессора.

Для отображения вводимого символа (на пишущей машинке или экране дисплея) содержимое регистра 12 входных данных через рабочую область процес- Зр сора переписывается в регистр 9 выходных данных. Алгоритм вывода символа в этом случае аналогичен алгоритму вывода символа в режиме

"Записать" с той разницей, что в этом случае в ответ на сигнал

"Цикл" внешним устройством снимается сигнал "Строб" и выдается сигнал "Обратная связь". Ввод и отображение каждого следующего символа осуществля- 4р ется по описанному механизму, причем запрос на новое микрон рограммное прерывание вырабатывается по сигналу

"Строб".

Режим 11Сервис11 устанавливается по 4> инициативе оператора и выполняется, если процессор находится в режиме ручного управления. Режим "Сервис 1 позволяет изменить или отобразить состояние процессора (память, регистры PSM и т.д.), и выполнить дополнительные операции по управлению системой (первоначальная загрузка программ, покомандный режим работы, останов по сравнению адресов и т.д.).

Работа устройства для сопряжения в режиме 11Сервис1 осуществляется следующим образом.

При нажатии клавиши "Сервис" на пульте управления системой по выходной управляющей шине 18 внешнего устройства поступает сигнал, который в узле 13 анализа управляющих сигналов (фиг.13) устанавливает триггер 46 при наличии высокого потенциала режима

"Ручная работа" на выходной шине 3 синхронизации процессора. При отжатии клавиши 1Сервис" устанавливается триггер 47 и при отсутствии в устройстве для сопряжения режимов "Считать11 и "Записать" (разрешающий потенциал на первом входе элемента И 48, поступающий по линии 22 из регистра 8 режимов) на выходе элемента И 48 появляется сигнал "3aIIpoc 1, поступающий по входной шине 7 "Запрос" процессора в блок микропрограммных прерываний процессора.

По сигналу "Запрос" в блоке микропрограммных прерываний процессора формируется адрес входа в микропрограмму, под управлением которой осуществляется работа устройства связи .в режиме "Сервис". Кроме того, в блоке микропрограммных прерываний устанавливается признак работы уст-, ройства для сопряжения в режиме "Сервис", который сбрасывается микропрограммно только после завершения операции, выполняемой в данном режиме после нажатия на пульте клавиши 10кончить".

Триггер 46 сбрасывается высоким потенциалом, сформированным элементом И 49 при наличии разрешающего сигнала на линии 22 из регистра 8 режимов, установленного микропрограммно, и наличии потенциала режима

"Сервис" на выходной шине 3 синхронизации процессора. По сбросу триггера 46 сбрасывается триггер 47 и снимается сигнал 113апрос 1.

Следующий запрос на микропрограммное прерывание может вырабатываться при следующем нажатии клавиши "Сервис после завершения выполнения одной операции как после, так и до нажатия клавиши "Окончить" (т.е. до снятия признака режима "Сервис" в блоке микропрограммньи прерываний

Работа в режиме "Сервис" осуществляется Под управлением микропрограммы. Для выполнения определенной orie-! рации (и пример, отображения оперативной памяти процессора), оператор

13 1132282

14 с клавиатуры вводит буквенно-цифровую мнемонику операции, которая обрабатывается устройством для сопряжения в режиме "Считать" описанным образом, с той разницей, что в этом случае при микропрограммной установке режима

"Считать" формирователем 14 сигнала прерываний не вырабатывается сигнал запроса на микропрограммное прерывание в процессор. Блокировка осущест- 10 вляется сигналом режима "Сервис", поступающим по выходной шине -3 синхронизации процессора на вход элемента НЕ 61 (фиг.5). Вывод отображаемой информации (например, содержимого 15 оперативной памяти) происходит в режиме "Записать", устанавливаемом микропрограммно и выполняемом описанным образом с той Разницей, что запрос на микропрограммное прерывание в форми- 2р рователе 14 сигнала прерывания блокируется сигналом Режима Сервис".

Дополнительные операции выполняются также в режиме "Сервис". Ввод . мнемоники, задающей выполнение той 25 или иной операции, осуществляется с клавиатуры пульта оператора таким же образом, как и для любой другой операции в режиме "Сервис".

После ввода мнемоники микропрог- ЗО раммно в регистр 10 признаков операций (фиг.1) по выходной информационной шине 1 процессора заносится управляющая информация, соответствующая введенной мнемонике.

Регистр 10 признаков операций обеспечивает формирование потенциальных сигналов, которые IIO входной управляющей шине 4 передаются в процес40 сор для задания необходимых режимов функционирования процессора при выполнении дополнительных операций.

Если для выполнения дополнительных операций по управлению системой необ- 45 хадимы адреса (загрузка программ, останов по сравнению адресов, установка адреса команды), то адрес, введенный оператором вместе с мнемоникой, микропрограммно заносится с вы- M ходной информационной шины 1 процессора в регистр 11 хранения адресов при наличии разрешающего сигнала на линии 28 из регистра 10 признаков операции. Далее этот адрес по допол- 55 нительной информационной шине 6 поступает в процессор и используется при выполнении операции.

Узел 13 анализа управляющих сиг- налов (фиг.3) предназначен для приема и преобразования асинхронных управляющих сигналов, поступающих от внешнего устройства для выдачи этой информации в процессор, а также для формирования за