Многоразрядный генератор испытательных последовательностей

Многоразрядный генератор испытательных последовательностей

Иллюстрации

Показать все

Реферат

 

МНОГОРАЗРЯДНЫЙ ГЕНЕРАТОР ИСПЫТАТЕЛЬНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащий блок памяти программ, модификатор адреса, накопитель имитируемых регистров и промежуточных результатов , блок имитируемых регистров и генератор тактовых импульсов, при этом модификатор адреса содержит регистр адреса, регистр данных,два блока памяти, буферный регистр и формирователь адреса, блок имитируемых регистров содержит дешифратор, буферный регистр и сумматор по модулю два, накопитель имитируемых регистров и промежуточных результатов содержит регистр адреса, регистр данных и блок памяти, при этом адресный вход блока памяти программ объединен с первым адресным входом регистра адреса модификатора адреса, с первым адресным входом регистра адреса Накопителя имитируемых регистров и промежуточных результатов и является входом внешнего адреса многоразрядного генератора испытательных последовательностей , информационный выход блока памяти программ подключен к второму адресному входу регистра адреса модификатора a/i,peca, стробирующие входы записи блока памяти накопителя имитируемых регистров и промежуточных результатов и блоков памяти модификатора адреса объединены с первым стробирующим входом блока памяти программ и подключены к первому выходу генератора тактовых импульсов , входы синхронизации регистров адреса и регистров данных модификатора адреса, накопителя имитируемых регистров и промежуточных результатов объединены с вторым синхронизирующим входом блока памяти программ и подключены к второму входу генератора так-товых импульсов, входы синхронизации буферных регистров модификатора адреса и i блока имитируемых регистров объединены с третьим синхронизирующим вхо (Л дом блока памяти программ и подключе ны к третьему выходу генератора тактовых импульсов, выход регистра адреса подключен к адресным входам первого и второго блоков памяти модификатора адреса, информационный вход первого блока памяти модификатора адреса объединен с информационDO 00 СП ным входом блока памяти nporpa i , и с первым информационным входом регистра данных модификатора адреса и 00 регистра данных накопителя имитируемых регистров и промежуточных резуль ;о татов и является входом внешних данных.многоразрядного генератора испытательных последовательностей, выходы первого-и второго блоков памяти подключены к соответствунщим информационным входам буферного регистра модификатора адреса, первый, второй и третий выходы буферного регистра модификатора адреса подключены к входам данных адреса, начального адреса , адреса входного смещений фор

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (11) 4(51) С 06 F 1/04

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГПФ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ с 4

1 (21) 3568241/24-24 (22) 25.03.83 (46) 07.01.85. Бюл. N- 1 (72) В.П. Тюпин, В.А. Громаковский и Е.л. 31евина (53) 681.325(088.8) (56) 1. Патент США М 4047008, кл. G ob F 7/00, опублик. 06.09.77.

2. Авторское свидетельство СССР

У 991397, кл. G 06 F 1/04, 1981. (54)(57) ИНОГОРАЗРЯДНЬЫ ГЕНЕРАТОР ИСПЫТАТЕЛЬНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащий блок памяти программ, модификатор адреса, накопитель имитируемых регистров и промежуточных результатов, блок имитируемых регистров и генератор тактовых импульсов, нри этом модификатор адреса содержит регистр адреса, регистр данных,два блока памяти, буферный регистр и формирователь адреса, блок имитируемых регистров содержит дешифратор, буферный регистр и сумматор по модулю два, накопитель имитируемых регистров и промежуточных результатов содержит регистр адреса, регистр данных и блок памяти, при этом адресный вход блока памяти программ объединен с первым адресным входом регистра адреса модификатора адреса, с первым адресным входом регистра адреса накопителя имитируемых регистров и промежуточных результатов и является входом внешнего адреса многоразрядного генератора испытательных последовательностей, информационный выход блока памяти программ подключен к второму адресному входу регистра адреса модификатора адреса, стробирующие входы записи блока памяти накопителя имитируемых регистров и промежуточных результатов и блоков памяти модификатора адреса объединены с первым стробирующим входом блока памяти программ и подключены к первому выходу генератора тактовых импульсов, входы синхронизации регистров адреса и регистров данных модификатора адреса, накопителя имитируемых регистров и промежуточных результатов объединены с вторым синхронизирующим входом блока памяти программ и подключены к второму входу генератора тактовых импульсов, входы синхронизации буферных регистров модификатора адреса и блока имитируемых регистров объединены с третьим синхронизирующим входом блока памяти программ и подключе1 ны к третьему выходу генератора тактовых импульсов, выход регистра адреса подключен к адресным входам первого и второго блоков памяти модификатора адреса, информационный вход первого блока памяти модификатора адреса объединен с информационным входом блока памяти программ . и с первым информационным входом регистра данных модификатора адреса и регистра данных накопителя имитируемых регистров и промежуточных результатов и является входом внешних данных-многоразрядного генератора испытательных последовательностей, выходы первого,и второго блоков памяти подключены к соответствующим информационным входам буферного регистра модификатора адреса, первый, второй и третий выходы буферного регистра модификатора адреса подключены к входам данных адреса, начального адреса, адреса входного смещениА фор1133589 мирователя адреса модификатора адреса, первый выход формирователя адреса подключен к второму информационному входу регистра данных модификатора адреса, второй выход формирователя адреса модификатора адреса подключен, к второму адресному входу регистра адреса накопителя имитируемых регист.ров и промежуточных результатов, третий адресный вход регистра адреса !О накопителя имитируемых регистров и промежуточных результатов объединен с первым входом дешифратора блока имитируемых регистров, выход регистра адреса накопителя имитируемых регист- 15 ров и промежуточных результатов подключен к адресному входу блока памяти накопителя имитируемых регистров и промежуточных результатов, выход регистра данных которого подключен к gg информационному входу блока памяти накопителя, второй информационный вход регистра данных которого подключен к выходу сумматора по модулю два блока имитируемых регистров, груп-.5 па входов сумматора по модулю два которого подключена к первой группе выходов буферного регистра блока имитируемых регистров, управляющий вход буферного регистра которого соединен с выходом дешифратора блока имитируемых регистров, вход генератора тактовых импульсов является синхронизирующим входом многоразрядного генератора испытательных последовательностей, отличающийся тем, что, с целью повышения его быстродействия, введены блок управления, мультиплексор, схемы сравнения, конвейерный регистр и выходной ре- .:. 4 гистр, причем блок управления содержит два элемента ИЛИ, дешифратор ко манд, три элемента И, R5 -триггер, I два регистра и мультиплексор, причем группа входов первого элемента ИЛИ 45 объединена с первой группой входов мультиплексора блока управления и является группой входов внешних данных режима работы многоразрядного генератора испытательных последовательностей, входы сброса первого и второго регистров объединены с первым входом первого элемента И блока управления и являются входом "Пуск" много.разрядного генератора испытательных 55 последовательностей, синхронизирующие входы первого и второго регистров блока управления и конвейерного регистра объединены и подключены к выходу генератора тактовых импульсов, первый выход первого элемента ИЛИ подключен к It --входу "G-триггера блока управления, второй выход первого элемента

ИЛИ которого соединен .с вторым входом первого элемента И блока управления, выход первого элемента И которого подключен к 8 -входу R -триггера блока управления, выход RG-триггера которого подключен к входу |Пуск триггера" мультиплексора блока управления, первые входы второго и третьего элементов И которого объединены с группой входов дешифратора команд блока управления, второй вход второго элемента И и третьего элемента И которого подключены к соответствующим выходам второго элемента ИЛИ блока управления, первый вход второго регистра блока управления объединен с группой входов дешифратора команд и второго элемента ИЛИ блока управления и является первым управляющим входом блока управления, подключенного к выходу блока памяти программ и к информационному входу конвейерного регистра, выходы дешифратора команд, входы-вь ходы первого и второго регистров и выходь|,второго и третьего элементов И блока управления подключены к соответствующим входам мультиплексора блока управления, кроме входа И=В, который является вторым управляющим входом блока управления и подключен к выходу схемы сравнения модификатора адреса, первый и второй входы схемы сравнения модификатора адреса подключены соответственно к второму и третьему входам буферного регистра модификатора адреса и входу ПД 4 мультиплексора, который является третьим управляющим входом блока управления, подключенным к выходу относительного адреса формирователя адреса мо, дификатора адреса, тактовый вход формирователя адреса которого соединен с первым выходом конвейерного регистра, второй и третий выходы которого подключены соответственно к первому входу дешифратора и первому входу схемы сравнения блока имйтируемых р гистров, второй вход схемы сравнения которого подключен к первому выходу буферного регистра блока имитируемых регистров, третий и четвертый выходы буферного регистра ко1133589 торого подключены соответственно к первому и второму входам выходного регистра, информационный вход буферного регистра блока имитируемых регистров подключен к выходу мультиплексора накопителя имитируемых регистров и промежуточных результатов, первая группа входов мультиплексора которого подключена к выходу блока памяти накопителя имитируемых регистров и промежуточных результатов, вторая группа входов мультиплексора которого подключена к третьему и четвертому входам регистра данных накопителя имитируемых регистров и промежуточных результатов и к выходу схемы сравнения блока имитируемых регист. ров и трет ему входу выходного регист1

Изобретение относится к вычислительной технике и может быть использовано в качестве датчика входных наборов в устройствах автоматизированного контроля сложных цифровых узлов.

Известен программируемый генератор псевдослучайных последовательностей, содержащий имитатор регистра сдвига-накопитель, блок памяти программ: и блок модификации адреса — сумматор, обеспечивающий имитацию сдвига при очередном обращении к запоминающему устройству с произвольной выборкой (1).

Недостатком этого устройства являются ниэкие функциональные возможности, обусловленные тем, что за время выполнения программы ЗУПВ может

- имитировать один регистр сдвига с

> заданными обратными связями.

Наиболее близким к предлагаемому устройству является многофункциональный генератор двоичных последовательностей, содержащий генератор тактовых импульсов и последовательно соединенные блок памяти программ, модификатор адреса, блок памяти для хранения значений разрядов имитируемых .регистров сдвига, и выходной регистр с сумматором обратной связи, выход которого через мультиплексор ра, синхронизирующий вход которого подключен к первому выходу генератора тактовых импульсов, выход выходного регистра является выходом многоразрядного генератора испытательных последовательностей, третья группа выходов мультиплексора блока управления является третьим управляющим выходом блока управления и подключена к управляющему входу блока памяти программ, четвертая группа выходов мультиплексора блока управления является четвертым управляющим выходом блока управления и подключена к группе управляющих входов регистра дан-.. ных, регистра адреса и к управляющим входам первого и второго блоков памяти модификатора адреса.

2 подключен к входу данных блока памяти (2).

Недостатками известного устройства являются низкое быстродействие, необходимость большого числа команд при организации регистров, работающих с разными частотами сдвигов, а также невозможность формирования произвольных булевских функций от заданных разрядов регистра.

Целью изобретения является повышение быстродействия устройства.

Указанная цель достигается тем, что в многоразрядный генератор испытательных последовательностей, содержащий блок памяти программ, модификатор адреса, накопитель имитируемых регистров и промежуточных ре=.

20 зультатов, блок имитируемых регистров .и генератор тактовых импульсов, при этом модификатор адреса содержит регистр адреса, регистр данных, два блока памяти, буферный регистр и формирователь адреса, блок имитируемых регистров содержит дешифратор, буферный регистр и сумматор по модулю два, накопитель имитируемых регистров и промежуточных результатов

30 содержит регистр адреса, регистр данных .и блок памяти, при этом ад. ресный вход блока памяти программ объе динен с первым адресным входом регистра

3 1133

L адреса модификатора адреса, с первым адресным входом регистра адреса накопителя имитируемых регистров и промежуточных результатов и является входом внешнего адреса многоразрядного генератора испытательных последовательностей, информационный вйход блока памяти программ подключен к второму адресному входу регистра адреса модификатора адреса, стробиру- 10 ющие входы записи блока памяти накопителя имитируемых регистров и промежуточных результатов и блоков ! памяти модификатора адреса объедиI иены с первым стробирующим входом блока памяти программ и подключены к первому выходу генератора тактовых импульсов, входы синхронизации регист-. ров адреса и регистров данных модификатора адреса, накопителя имитируемых регистров и промежуточных результатов объединены с вторым синхронизирующим входом блока памяти программ и подключены к второму выходу генератора тактовых импульсов, входы синхронизации буферных регистров модификатора адреса и блока имитируемых регистров объединены с третьим синхронизирующим входом блока памяти программ и подключены к

O 30 третьему выходу генератора тактовых импульсов, выход регистра адреса модификатора адреса подключен к адресным входам первого и второго блоков памяти модификатора адреса, информационный вход первого блока памяти мо-З5 дификатора адреса объединен с информа. ционным входом блока памяти программ и первым информационным входом регистра данных. модификатора адреса и регистра данных накопителя имити- 40 руемых регистров и промежуточных результатов и является входом внешних данных многоразрядного генератора испытательных последовательностей, выходы первого и второго блоков памя-45 ти подключены к соответствующим ин- . формационным входам буферного регистра модификатора адреса, первый, второй и третий выходы буферного регистра модификатора адреса подключены к 50 входам данных адреса, начального адреса, адреса входного смещения формирователя адреса модификатора адреса, первый выход формирователя адреса подключен к второму информаци-55 онному входу регистра данных модификатора адреса, второй выход формирователя адреса модификатора адреса

589 подключен к второму адресному входу регистра адреса накопителя имитируемых регистров и промежуточных результатов, .третий адресный вход регистра адреса накопителя имитируемых регистров и промежуточных результатов объединен с первым входом дешифратора блока имитируемых регистров, выход регистра адреса накопителя имитируемых регистров и промежуточных результатов подключен к адресному входу блока памяти накопителя имитируемых регистров и промежуточных результатов, выход регистра данных которого подключен к информационному входу блока памяти накопителя, второй ин формационный вход регистра данных которого подключен к выходу сумматора по модулю два блока имитируемых регистров, группа входов сумматора по модулю два которого подключена к первой группе выходов буферного регистра блока имитируемых регистров, управляющий вход буферного регистра которого соединен с выходом дешифратора блока имитируемых регистров, вход генератора тактовых импульсов является синхронизирующим входом многоразрядного генератора испытательных последовательностей, введены блок управления, мультиплексор, схемы сравнения, конвейерный регистр и выходной регистр, причем блок управления содержит два элемента ИЛИ, дешифратор команд, три элемента. И, RS— триггер, два регистра и мультиплексор, причем группа входов первого элемента ИЛИ объединена с первой группой входов мультиплексора блока управления и является входами внешних данных режима работы многоразрядного генератора испытательных последовательностей, входы сброса первого и второго регистров объединены с первым входом первого элемента И. блока управления и являются входом "Пуск" многоразрядного генератора испытательных последовательностей синхроь ниэирующие входы первого и второго регистров блока управления и конвейерного регистра объединены и подключены к третьему выходу генератора тактовых импульсов, первый выход первого элемента ИЛИ. подключен к R -входу Ю -триггера блока управления, второй выход первого элемента ИЛИ которого соединен с вторым входом первого элемента И блока управления, 5 113358 выход первого элемента И которого подключен к б -входу М -триггера блоКа управления, выход А9-триггера которого подключен к входу "Пуск триггера" мультиплексора блока управления, первые входы второго и третьего элементов И которого объединены с группой входов дешифратора команд блока управления, вторые входы второго элемента И и третьего элемента И 10 которого подключены к соответствующим выходам второго элемента ИЛИ блока управления, первый вход второго регистра блока управления объединен с группой входов дешифратора ко- 15 манд и второго элемента ИЛИ блока управления и является первым управляющим входом блока управления, подключенного к выходу блока памяти программ и к информационному входу 20 конвейерного регистра, выходы дешифратора команд, входы-выходы .первого и второго регистров и выходы второго и третьего элементов И блока управления подключены к соответствующим 25 входам мультиплексора блока управления, кроме входа M--В, который является вторым управляющим входом блока управления и подключен к выходу схемы сравнения модификатора адреса, 30 первый и второи входы схемы сравнения модификатора адреса подключены соответственно к второму и третьему выходам буферного регистра модификатора адреса и входу П 54 мультиплексо- З ра, который является третьим управляющим входом блока управления, подключенным к выходу относительного адреса формирователя адреса модификатора адреса, тактовый вход формирова-40 теля адреса которого соединен с первым выходом конвейерного регистра, второй и третий выходы которого подключены соответственно к первому входу дешифратора и первому входу схе- 4

В мы сравнения блока имитируемых регистров, второй вход схемы сравнения которого подключен к первому выходу буферного регистра блока имитируемых регистров, третий и четвертый выхо- SO ды буферного регистра которого подключены соответственно к первому и второму входам выходного регистра, информационный вход буферного регистра блока имитируемых регистров — к 55 выходу мультиплексора накопителя имитируемых регистров и промежуточных результатов, первая группа входов мультиплексора которого подключена к выходу блока памяти накопителя имитируемых регистров и промежуточных результатов, вторая группа входов мультиплексора которого подключена к третьему и четвертому входам регистра данных накопителя имитируемых регистров и промежуточных результатов и к выходу схемы сравнения блока имитируемых регистров, управляющие входы мультиплексора, блока памяти, регистра адреса и регистра данных которого подключены к первой группе управляющих выходов мультиплексора блока управления, вторая группа выходов мультиплексора блока управления является вторым управляющим выходом блока управления и подключена к стробирующему входу дешифратора, единичному входу буферного регистра блока имитируемых регистров и третьему входу выходного регистра, синхронизирующий вход которого подключен к первому выходу генератора тактовых импульсов, выход выходного регистра является выходом многоразрядного генератора испытательных последовательностей» третья группа выходов мультиплексора блока управления является третьим управляющим выходом блока управления и подключена к управляющему входу блока памяти программ, четвертая группа выходов мультиплексора блока управления является чеТвертым управляющим выходом управления и подключена к группе управляющих входов регистра данных, регистра адреса и к управляющим входам первого и второго блоков памяти модификатора адреса.

На фиг. 1 представлена структурная схема генератора; на фиг. 2 структурная схема блока управления; на фиг. 3 — функциональная схема формирователя управляющих сигналов блока управления; на фиг. 4 — функциональная схема входного мультиплексора н счетчика адреса блока памяти программы; на фиг. 5 — функциональная схема регистров адреса и данных блоков памяти модификатора адреса; на фиг. 6- функциональная схема формирователя адреса; на фиг. 7 — функциональная схема накопителя имитируемых регистров- с регистрами адреса и данных и выходным мультиплексором.

Многоразрядный генератор состоит (фиг. 1) из блока 1 памяти программ, 11335 блока 2 управления, модификатора 3 адреса, конвейерного регистра 4, накопителя 5 имитируемых регистров и промежуточных результатов, блока 6 имитируемых регистров, выходного регистра 7 и генератора S тактовых импульсов.

Блок 1 памяти программ содержит входной мультиплексор 9 адреса (из двух направлений в одно), счетчик 10 !0 адреса, блок 11 памяти команд (ЗУПВ) и выходной регистр 12 команд.

Модификатор 3 адреса состоит из регистра 13 адреса и первого и второго блоков !4 и 15 памяти (ЗУПВ) и !5 регистра 16 данных, буферного регистра 17, формирователя 18 адреса и схемы 19 сравнения.

Накопитель 5 имитируемых регистров содержит регистр 20 адреса, блок 20

21 памяти (ЗУПВ) регистр 22 данных с входными мультиплексорами, и мультиплексор 23.

Блок 6 имитируемых регистров срдержит дешифратор 24 íà N выходов.qq". 25 со стробированием, буферный регистр

25,, состоящий из hiDU -триггеров, управляющие входы которых М соединены с соответствующими выходами дешифратора, а информационные входы 33 щ объединены и подключены к выходу

; мультиплексора 23, схемы 26 сравнения двух 8-разрядных кодов и четырехвходового сумматора 27 по модулю два.

Блок управления (фиг. 2) содержит элемент ИЛИ 28, элемент И 29, R9— триггер 30, дешифратор 31 команд, элемент ИЛИ 32, являющийся дешифратором номера разряда регистра 25, со-40 единенного с четвертым входом 3 сумматора 27 по модулю два, второй и третий двухвходовые элементы И 33 и

34, регистры 35 и 36, вход 37 и мультиплексор 38, который содержит

45 (фиг. 3) инверторы 39, элементы ИИЛИ 40 и 41, элемент И 42 и элементы

И-ИЛИ 43-46, элемент И 47 и элементы

И-ИЛИ 48 и 49 двухвходовые.

На фиг. 4 показан входной мультиплексор 50 и счетчик 51 адреса.

Регистры адреса 13 и данных 16 содержат (фиг. 5) двухвходовой элемент

И 52 и регистры с входным мультиплексором 53, элемент И 54, мультиплек= сор 55.

Формирователь адреса состоит (фиг. 6) из первого комбинационного

89 8 ! сумматора 56 на три входа, второго, 1 третьего и четвертого двухвходовых сумматоров 57 и 58, мультиплексора

59, четвертого и пятого комбинационных сумматоров 60 и 61, осуществляющих сложение входного. кода с единицей.

Регистры адреса и данных (фиг. 7) состоят из входного мультиплексора

62 иэ двух направлений в одно, элемента ИЛИ 63, мультиплексора 64, элемента И.65, регистра 66 адреса с входным мультиплексором, входного мультиплексора 67 данных из четы- рех направлений в одно и триггера 68 хранения данных.

Предлагаемое устройство работает следующим образом.

Генератор имеет два режима работы— ввод внешних данных и формирование на выходном регистре последовательности многоразрядных кодов.

При вводе информации в ЗУПВ 11 по шине "Ввод 1" в блок 2 управления подается сигнал, по которому блок управления формирует на первых выходах управляющие сигналы У5=0, У4=1, открывающие прохождение кода адреса на шине внешнего адреса АВ через мультиплексор 9 на входы параллельного приема счетчика 10, Одновременно по сигналам У1=У2=1 счетчик 10 переводится в режим параллельного приема и формирует адрес ЗУПВ 11, на . вход данных которого поступает код с шины внешних paHHbtxDS, HB вход управления — сигнал разрешения записи УЗ=1 из блока 2. Генератор 8 тактовых импульсов выдает трехфазную систему синхроимпульсов СИ1, СИ2 и СИЗ синхронно с внешними стробимпульсами, идущими по шине СВ. Код на шинах "Ввод 1 — Ввод 3" АВ, ДВ, СВ.поступает с внешнего устройства или пульта управления (не показаны).

При записи в ЗУПВ 11 регистры 13

16, 20, 22, 25 и 7 блокируются, а на управляющих входах ЗУПВ 14, 15 и 21 отсутствуют сигналы разрешения записи.

По окончании записи в ЗУПВ 11 сигнал "Ввод 1 снимается, подается сигнал "Ввод 2" и происходит заполнение

ЗУПВ 14 и 15. При этом блокируется запись в ЗУПВ 11 и 21 а также регистры 20, 22, 25 и 7 и счетчик команд.

Аналогичным образом заполняется

ЗУПВ 21 при поступлении сигнала

9 11335

"Ввод 3". В процессе записи наличие сигнала на любой из шин "Ввод 1

Ввод 3" устанавливает Ю -триггер 30 блока управления в "0", выход которого поступает на вход мультиплексора 38, который вырабатывает сигналы управления внешней записи.

По окончании записи сигналы на шинах "Ввод 1 — Ввод 3" устанавливается в "0", и при появлении одиночного 1Î импульса "Пуск" триггер 30 устанавливается в "1". Прн этом на выходах мультиплексора 38 появляются сигналы

У1=У2=1, У4=У5=0, по которым счетчик команд принимает нулевой код с выхо- 15 да мультиплексора, чем осуществляется начальная установка счетчика. Одновременно на выходе мультиплексора

38 появляется сигнал У28=1, который, поступая на установочный 5 -вход ре- 2о гистра, устанавливает его триггеры в т11

Из ЗУПВ 11 по адресу "0" выбирается команда, которая поступает на регистр 12 команд. Разряды 0-3, 12-20 25

PK 12 поступают для анализа в блок управления, при этом разряды 0-3 PK

12 поступают на дешифратор 31 команд, а 13-20 PK 12 — на элемент ИЛИ 32, сигнал на инверсном выходе которого

15M=1 тогда, кЬгда код на разрядах

13-20 PK 12 равен нулю, т.е. соответствует номеру младшего разряда регистра 25, соединенного с входом 3 сумматора 27. В тех случаях, когда код

5 команды соответствует 0-2 либо 5 командам, либо идет двухадресная команда записи разряда имитируемого регистра, хранящегося в ЗУПВ 21, в регистр 25 без обращения кЗ -входу сумматора 27, на выходах мультиплексора 38 вырабатываются сигналы У1=1,, У2=0, которые, поступая на управляющие входы счетчика команд, переводят его в режим счета, и по следующему ,синхроимпульсу СИ 1 счетчик команд прибавит единицу, формируя следующий адрес для ЗУПВ 11 команд.

В том случае, когда на регистр 12 выбирается двухадресная команда запи-50 си разряда имитируемого регистра из

ЗУПВ 21 в регистр 25 с обращением ко входу 3 сумматора 27, либо 4-я команда условного перехода, на выходах

У1, У2 мультиплексора 38 вырабатыва- 55 ются единйчные сигналы, по которым счетчик 10 переводится в режим параллельного приема. Одновременно на вы89 10 ходе У5 мультиплексора 38 вырабатывается единичный сигнал, разрешающий прохождение через входной мультиплексор 50 кода с 13-20 разрядов регистра 12, и по следующему синхроимпульсу. СИ 1 счетчик 10 устанавливается в состояние, соответствующее коду, записанному в указанных разрядах слова команды.

При поступлении на дешифратор . команд кода 6-й команды мультиплексор

38 вырабатывает на выходах У1, У2 нулевые сигналы, блокирующие счетчик команд, чем осуществляется останов генератора.

Таким образом, при работе генератора выполняются следующие операции.

Двухадресная команда выдачи А разряда Ц имитируемого регистра, хранящегося в ЗУПВ 21, на буферный регистр

25 по адресу АБР без обращения к входу 2 сумматора 27. Данная команда имеет признак "0" в нулевом разряде слова команды и выполняется в следующей последовательности.

По синхроимпульсу СИ 1 на счетчике

; 10 формируется адрес ЗУПВ 11 и выбиf раемая команда поступает на регистр команд PK 12, который принимает слово команды по синхроимпульсу СИ 3.

Блок управления 2 анализирует состояние регистра- 12. Поскольку нулевой разряд регистра 12 содержит "0", и на выходе элемента ИЛИ 32 сигнал от- сутствует, то мультиплексор 38 вырабатывает иа первой группе выходов следующие сигналы: У1=1, У2-У4=0, У5=1. Сигналы Ó1, У2 разрешают прибавление единицы в счетчике 10, сигнал УЗ блокирует запись команд в память ЗУПВ 11. Комбинация сигналов

У4=0, У5=1 в данном случае несущественна, так как запись в ЗУПВ b1 не разрешена. Одновременно на второй группе выходов мультиплексора 38 вырабатываются управляющие сигналы для модификатора 3 Уб-У12. Сигналы

У6, У7=1 снимают блокировку регистра 13 адреса блоков памяти ЗУПВ 14 и,15 и регистра 16 данных блока памяти ЗУНВ 15, По сигналу У8=0 входные мультиплексоры подключают входы регистра 53 к выходам 4-11 разрядов регистра 12, а входы регистра 55 к вторым выходам формирователя 18 адреса. При этом сигнал УП=О устанавливает в "0" старшие разряды регистра адреса, соединенные соответственно с

1133589 l2 если A+Me<, либо g 3=А+В+И-I„если

А+И> ., что позволяет провести модификацию адреса за время, равное прохожпению сигналов через два сумматора и мультиплексор-.

Одновременно с выработкой кода исполнительного адреса на выходах сумматора 60 5 3 блок 2 управления формирует на третьих выходах мультии10 плексора 38 управляющие сигналы У13=

=У22=1, по которым разрешается прием кодов на регистр 66 регистра 20 адреса и триггер 68 регистра 22 данных.

При этом управляющие сигналы У14=

11. У16=У17=0 и У15=1, которые поступают на управляющие входы мультиплексора 62,разрешают прохождение кода.исполнительного адреса с выхода сумматора 60 на вход регистра со входным мультиплексором 66. Поскольку У16=!

=У17=0, то на выходе схемы ИЛИ 63 вырабатывается управляющий сигнал, который, поступая на управляющий, вход регистра 63, разрешает выборку

25 с выходов мультиплексора 62.

4-7 разрядами регистра 12, а сигнал

У12=0 устанавливает в "0" регистр данньх. Кроме того, сигналы У9=У10=0 запрещают запись в блоки памяти.

В устройстве максимальное число различных регистров, имитируемых в

ЗУПВ 21, принято равным 16, поэтому номера этих регистров имеют в блоках памяти последовательную адресацию с

О по 15. Это приводит к необходимост устанавливать старшие разряды адреса в регистре 13 адреса в "О" при выпол ненни данной команды.

Таким образом, при выполнении команды на регистре 13 адреса по следующему синхроимпульсу СИ 1 устанавливается код номера имитируемого регистра, записанный в 8-11 разрядах регистра 12, по которому с первь выходов блока 14 памяти выдается код числа разрядов имитируемого регистра 4 с вторых .выходов блока 14

Rblpàåòñÿ код начального адреса, с которого размещается имитируемый регистр в блоке 21, а с выхода блока

15 выдается текущее значение модифи-. катора адреса данного имитируемого регистра. Указанные коды поступают соответственно на первые, вторые и третьи входы буферного регистра 17 30 и по заднему фронту синхроимпульса

СИ 3 принимаются на него. Одновременно на конвейерный регистр 4 принимается код относительно адреса А f разряда имитируемого регистра и код З5 номера разряда регистра 25, куда следует записать значение выбираемого разряда имитируемого регистра.

Коды относительного адреса А, длины L, начального адреса В и моди- 40 фикатора M поступают соответственно на первые, вторые, третьи и четвертые входы формирователя 18 адреса. Сумматор 56 5 1 формирователя на выходе 5 вырабатывает сумму 5 =А +

+ М вЂ” L и сигнал переноса на выходе

С, если А+И -I. О. Сумматор 57 5 2 вырабатывает сумму 5 =A + N -1. По управляющему сигналу переноса, соединенному с управляющим входом ×7, мультиплексор 59 разрешает прохождение кода с выхода сумматора 56 либо с выхода сумматора 57 на второй вход сумматора 60 5 3, первые входы которого соединены с вторыми выходами В у . регистра 17.

Таким образом, на выходе суммато-. ра 60 реализуется функция 53=A+B+M, По переднему фронту следующего синхроимпульса.СИ .1 регистр 66 принимает код испалнительного адреса, и на выходе ЗУПВ 21 появляется значение выбранного разряда имитируемого регистра. При этом с выхода формирователя 38 блока 2 управления поступают сигналы У25=У26=0,а также сигналы У23=1.и У 24=0 если значение разряда знака в слове команды было ноль, или У24=1 и У23=0 в обратном случае.

Таким образом, на выходе мультиплексора 23 формируется значение выбранного разряда имитируемого регистра

ДРВ, которое поступает на3 -входы триггеров регистра 25. Принятый по прошедшему синхроимпульсу СИ 3 на конвейерный регистр 4 код АБР номера разряда регистра 25 поступает с.третьего выхода регистра 4 на вход дешифратора 24, выходы которого соединены с управляющими входами триггеров соответствующих разрядов регистра 25. При этом с четвертых выходов мультиплексора 38 блока 2 управления поступают управляющие сигналы У 27=1, У28=У29=0. Управляющий сигнал У27 подается на стробирующий вход С дешифратора 24, и на выходе дешифратора, соответствующем коду

АБР, появляется сигнал, разрешающий запись данных на выходе мультиплексора 23 в соответствующий триггер

14 ют соответственно на входы Х14 и

Х15 мультиплексора 38. Поскольку режим ввода внешних данных закончен, и сигнал "Пуск" уже прошел, то на входах ХЗ, Х4 и Х31 мультиплексора

38 присутствует логический "0". Сигналы на входах Х9 и Х10 равны нулю, .так как сигнал на стробирующем входе дешифратора 31 также. равен нулю. Та-. ким образом, на выходах схем И-ИЛИ 40 и 41 вырабатываются сигналы У1 У2 О, являющиеся выходными сигналами мультиплексора 38, которые блокируют счетчик 10 адреса.

Аналогично на первом регистре адреса но СИ 1 формируется адрес бло-. ков 14 и 15 памяти.По следующему

СИ 3 на выходе регистра 36 появляется задержанный сигнал 25МЗ, по которому выход мультиплексора УI устанавливается в единицу, разрешая выдачу следующей команды счетчиком команд, а на выходе Уб вырабатывается нулевой сигнал блокировки первого регистра адреса. По сигналу У8=0 муль-. типлексор 55 принимает код с сумматора 61, на разрядах которого OP55—

7Р55 сформирован код М+1. Одновременно сумматор 54 58 вырабатывает сигнал переноса П 4, если М+1-1,=0, по которому на выходе мультиплексора 38 появляется сигнал У12=0, что приводит к установке мультиплексора 55 в ноль. В отсутствие П54 У12=1, что приводит к приему на мультиплексор

55 кода в 0-7 разрядах 55.

Тем самым реализуется в алгоритм счета модификатора М по модулю 1» ., 1

На сумматоре 60 формируется адрес блока 21, который поступает на регистр 13 адреса. В то же время на выходе У10 мультиплексора.ЗУ вы-. рабатывается сигнал, по которому разрешается запись в блок 15 по следующему синхроимпульсу СИ 2. Далее по следующему iH 3 блок управления формирует F13=0, по которому блокируется регистр 20 адреса. В этот момент со-. адресу записывается в мпадший разряд второго буферного регистра, соединенный с входом 2 сумматора, и на его выходе вырабатывается сигнал обратной связи один такт 5МОС, после чего сигналом У27=0 второй буферный

13 1133589 буферного регистра 25, которая происходит по заднему фронту следующего синхроимпульса СИ 3. Поскольку управляющий сигнал У29=0, то выходной регистр 7 при этом заблокирован.

Аналогичным образом заполняются те разряды регистра 25, которые используются для формирования входного набора при испытании .данного логического узла. При этом для заполнения К 10 разрядов требуется К команд в блоке

ЗУПВ 11. При выполнении узлов предлагаемого генератора на элементной базе ИС 100 можно выбрать длительность

СИ 1, СИ З,равную 8 нс, расстояние 1$ между ними ЗО нс, что обес