Устройство для сопряжения датчика информации с электронной вычислительной машиной

Устройство для сопряжения датчика информации с электронной вычислительной машиной

Иллюстрации

Показать все

Реферат

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕ .НИЯ ДАТЧИКА ИНФОРМАЦИИ С ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее узел дешифрации команд общего сброса, выходом соединенный с входом сброса узла дешифрации команд выборки, первьй выход которого подключен к первому входу узла синхронизации передачи данных, вторым выходом соединенного с первым выходом узла согласования формата данных, второй вьрсод и первый вход которого соединены соответственно с первым адресным входом выходного коммутатора информации и входом готовности устройства, отличающееся тем, что, с целью сокращения аппаратурных затрат, в него введены узел синхронизации вьщачи собственного адреса, узел синхронизации вьвдачи байтов состояния, узел канальных приемников и узел канальных передатчиков, причем первая и вторая группы входов узла канальных приемников являются соответственно группамиканальных информационных входов и входов сигналов идентификации устройства, а первая и вторая группы выходов подключены соответственно к первой и второй группам входов узла дешифрации команд выборки, группы входов блока дешифрации команд общего сброса и узла синхронизации выдачи собственного адреса, первый вход узла вьадачи байтов состояния и вторые входы узла согласования формата данных и узла синхронизации передачи данных соединены с второй группой выходов узла канальных приемкиков, третий выход узла согласования формата данных является выходом пуска датчика устройства, а третий, четвертый и пятый входы соединены соотi ветственно с первьм и вторым выходами и с третьим входом узла синхрони (Л зации передачи данных, выходом узла дешифрации команд общего сброса, первым входом узла синхронизации вьщачи собственного адреса и вторым входом узла синхронизации вьщачи байтов состояния , третий вход которого соединен с первым выходом узла дешифрации команд выборки и первым входом узла 00 00 дешифрациикоманд общего сброса, вторым входом подключенного к инел формационному входу выходного коммусо татора информации и к второму выходу о узла синхронизации передачи данных, четвертый вход и второй и третий выходы которого подсоединены соответственно к первому выходу и четвертому и пятому входам узла синхронизации вьщачи байтов состояния, шестым и седьмым входами соединенного соответстбенно с первым и вторьм выходами узла синхронизации выдачи собственного адреса, группа информационных входов выходного коммутатора информации является группой информационных вхо

35 i!

СОЕа СОВЕТСКИХ

OU

РЕСПУБЛИН ае «м

4(51) G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ гос дмРственный Комитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3554193/24-24 (22) 18.02.83 (46) 07.01.85. Бюл. Р 1 (72) M.Ô.Бондаренко, А.Я.Дрюченко и Е.П.Путятин (71) Харьковский ордена Трудового

Красного Знамени институт радиоэлектроники им.акад.М.К.Янгеля (53) 681.325(088.8) .(56) 1. Авторское свидетельство СССР

В 477409, кл. G 06 F 3/04, 1973.

2. Авторское свидетельство СССР

9 525940, кл. G 06 F 3/04, 1972. (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДАТЧИКА ИНФОРМАЦИИ С ЭЛЕКТРОННОЙ

ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее узел дешифрации команд общего сброса, выходом соединенный с входом сброса узла дешифрации команд выборки, первый выход которого подключен к первому входу узла синхронизации передачи данных, вторым выходом соединенного с первым выходом узла согласования формата данных, второй выход и первый вход которого соединены соответственно с первым адресным входом выходного коммутатора информации и входом готовности устройства, о т— л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурнык затрат, в него введены узел синхронизации выдачи собственного адреса, узел синхронизации выдачи байтов состояния, узел канальных приемников и узел канальных передатчиков, причем первая и вторая группы входов узла канальных приемников. являются соответствен- но группами. канальных информационных входов и входов сигналов идентификации устройства, а первая и вторая группы выходов подключены соответственно к первой и второй группам входов узла дешифрации команд выборки, группы входов блока дешифрации команд общего сброса и узла синхронизации выдачи собственного адреса, первый вход узла выдачи байтов состояния и вторые входы узла согласования формата данных и узла синхронизации передачи данных соединены с второй группой выходов узла канальных приемни- . ков, третий выход узла согласования формата данных является выходом пуска датчика устройства, а третий, четвертый и пятый входы соединены соответственно с первым и вторым выхода- Е

Ф. ми и с третьим входом узла синхронизации передачи данных, выходом узла дешифрации команд общего сброса, первым входом узла синхронизации выдачи собственного адреса и вторым входом Я узла синхронизации выдачи байтов состояния, третий вход которого соеди= нен с первым выходом узла дешифрации команд выборки и первым входом узла дешифрации команд общего сброса, вторым входом подключенного к информационному входу выходного коммутатора информации и к второму выходу узла синхронизации передачи данных, четвертый вход и второй и третий выходы которого подсоединены соответственно к первому выходу и четвертому и пятому входам узла синхронизации, ф выдачи байтов состояния, шестым и седьмым входами соединенного соответственно с первым и вторым выходами узла синхронизации выдачи собственного адреса, группа информационных входов выходного коммутатора информации является группой информационных вхо113 дов устройства, второй адресный вход подключен к второму выходу блока синхронизации выдачи байтов состояния .и третьему выходу узла синхронизации выдачи собственного адреса, а группа выходов — к первой группе входов узла канальнух передатчиков, первая и вторая группы выходов которого являются соответственно группой або" нентских информационных выходов устройства и группой абонентских выходов сигналов идентификации устройства, а вторая группа входов соединена с первым выходом узла синхронизации передачи данных, третьим выходом узла синхронизации выдачи байтов состояния, первым выходом узла синхронизации выдачи собственного адреса и первым и вторым выходами узла дешифрации команд выборки, первый выход которого подключен к второму входу узла синхронизации выдачи собственного адреса.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем,что узел синхронизации выдачи собственного адреса содержит два триггера, два формирователя импульса,, элемент задержки, элемент ИЛИ, два элемента НЕ и два элемента И, причем вход установки первого триггера подключен через первый формирователь импульса к выходу первого элемента И, а вход сброса— к выходу элемента ИЛИ и входу сброса второго триггера, вход установки которого через последовательно соединенные элемент задержки и второй формирователь импульса соединен с выходом первого триггера, первые входы первого и второго элементов И соединены с вторым входом узла, второй вход первого элемента И подключен к выходу первого элемента НЕ, вход которого и второй вход второго элемента И образуют группу входов узла, первый вход элемента ИЛИ является первым входом узла, а второй, вход подключен к выходу второго элемента И и через второй элемент НЕ к второму выходу узла, выходы первого и второго триггеров являются соответственно третьим и первым выходами узла.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что узел синхронизации выдачи байтов состояния содержит два триггера, два элемента НЕ, :три формирователя импульса, три эле3590 мента ИЛИ, элемент задержки и три элемента И, причем первый вход первого элемента ИЛИ подключен через последовательно соединенные первые формирователь импульса и элемент НЕ к шестому входу узла, второй вход — через второй формирователь импульса к четвертому входу узла и входу второго элемента НЕ, а выход - к входу установки первого триггера, вход сброса которого подключен к входу сброса второго триггера, первому выходу узла и выходу второго элемента ИЛИ, первый вход которого является вторым входом узла, а второй вход подключен к выходу первого элемента И,,первый и второй входы которого являются соответственно третьим и первым входами узла, первые входы второго и третьего элементов И являются соответственно пятым н седьмым входами узла, вторые входы, соединены с выходом первого триггера и вторым выходом узла, а выходы— соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого через последовательно соединенные третий формирователь импульса и элемент задержки подключен к входу установки второго триггера, выход которого является третьим выходом узла, третий вход третьего элемента И соединен с выходом второго элемента НЕ.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что узел согла сования формата данных содержит два триггера, переключатель формата, генератор тактовых импульсов, делитель частоты, два элемента НЕ, восемь элементов И, четыре элемента ИЛИ и два формирователя импульсов, причем выходы первого и второго элементов И соединены соответственно с входами установки первого и второго триггеров, входы сброса которых соединены с выходом первого элемента ИЛИ, выход второго элемента ИЛИ является третьим выходом узла, а первый и второй входы подключены соответственно к выходам третьего и четвертого элементов И, первые входы которых соединены с четвертым входом узла, вторые входы — соответственно с первыми входами пятого и шестого элементов И

1и первым и вторым выходами переключаl теля формата,. вход которого соединен с нулевой шиной источника пита11335 ния, третий вход третьего элемента И . соединен с выходом генератора тактовых импульсов и через делитель частоты с третьим входом четвертого элемента И, второй вход пятого элемента И соединен с первым входом узла и через первый формирователь импульса — с первым входом третьего элемента ИЛИ, вторым входом подключенного через второй формирователь импульса к прямому выходу второго триггера, а выходом — к второму входу шестого элемента И, первый и второй входы седьмого и восьмого элементов И соединены соответственно с прямым и инверсным выходами второго триггера, вторые входы — с четвертым

90 входом узла, а выходы образуют второй

:выход узла, первый и второй входы четвертого элемента ИЛИ соединены соответственно с выходами пятого и шестого элементов И, а выход является первым выходом узла, первый вход первого элемента И является третьим входом узла, второй вход соединен с вторым выходом переключателя формата, перзый вход первого элемента ИЛИ соединен через первый элемент НЕ с пер-. вым входом узла, второй вход является пятым входом узла, первый вход второ:го элемента И соединен с вторым входом узла. и через второй элемент НЕ с треть-; им входом первого элемента И, а второй вход- с выходом первого триггера.

Наиболее близким к изобретению по технической сущности является устройство для сопряжения датчика информации с каналом вычислительной машины, содержащее блок приема и преобразования форматов, блок контроля готовности и блок синхронизации, первые входы которых соединены с соответствующими выходами датчика информации, блок формирования номера подканала, блок окончания работы, блок сбоев и блок опроса указателей, первые выходы которых соединены с соответствующими входами канала вычисли.тельной машины, первые входы блока формирования запроса и блока формирования запроса подключены к второму выходу блока приема и преобразования

Изобретение относится к вычислительной технике и предназначено для ввода данных ЭВИ серии ЕС 3ВМ от несистемных внешних устройств — источников информации, представляющих информацию в двоичном коде.

Известно устройство для сопряжения внешних устройств с каналом ввода-вывода, содержащее вентили, инверторы, приемник, ключ, генератор пуска и готовности, триггеры ввода и вывода, счетчик и регистр f1) .

Недостаток устройства состоит в том, что оно требует больших затрат оборудования для своей реализации.

2 форматов, третьим выходом соединенного с первым входом блока сбоев, вторым входом — с первым выходом блока синхронизации, второй выход которого

5 подключен к соответствующим входам блока формирования номера подканала и блока окончания рабаты, выходы канала вычислительной машины соединены соответственно с входами блоков пуска

10 и окончания работы, блока синхронизации, блока сбоев и блока приема и преобразования форматов (2) .

Недостатком известного устройства являются большие затраты аппаратуры.

15 Целью изобретения является сокращение аппаратурных затрат..

Поставленная цель достигается тем, что в устройство, содержащее узел дешифрации команд общего сброса, выходом соединенный с входом сброса узла дешифрации команд выборки, первый выход которого подключен к первому входу узла синхронизации передачи

25 данных, вторым выходом соединенного с первым выходом узла согласования формата данных, второй выход и первый вход которого соединены соответственно с первым адресным входом выходного коммутатора информации и входом готовности устройства, введены узел синхронизации выдачи байтов состояния, узел канальных приемников и узел канальных передатчиков, при1133590 чем первая и вторая группы входов узла канальных приемников являются соответственно группами канальных информационных входов и входов сигналов идентификации устройства, а первая и вторая группы выходов подключе- ны соответственно к первой и второй группам вх8дов узла дешифрации команд выборки, группы входов блока дешифрации команд общего сброса и узла синхронизации выдачи собственного адреса, первый вход узла вьдачи байтов состояния и вторые входы узла согласования формата данных и узла синхронизации передачи данных соединены с второй группой выходов узла канальных приемников, третий выход узла согласования формата данных является выходом пуска датчика устройства, а третий, четвертый и пятый входы соединены соответственно с первым и вторым выходами и с третьим входом узла синхронизации передачи данных, выходом узла дешифрации команд общего сброса, первым входом узла синхронизации выдачи собственного адреса и вторым входом узла синхронизации выдачи байтов состояния, третий вход которого соединен с первым выходом узла дешифрации команд выборки и первым входом узла дешифрации команд общего сброса, вторым входом подключенного к информационному входу выходного коммутатора информации и к второму выходу узла синхронизации передачи данных, четвертый вход и второй и тре- З5 тий выходы которого подсоединены со ответственно к первому выходу и четвертому и пятому входам узла синхронизации выдачи байтов состояния, шестым и седьмым входами соединенного 40 соответственно с первым и вторым выходами узла синхронизации выдачи собственного адреса, группа информационных входов выходного коммутатора информации является группой информаци- 45 онных входов устройства, второй адресный вход подключен к второму вы- ходу блока синхронизации выдачи байтов состояния и третьему выходу узла синхронизации выдачи собственного 50 адреса, а группа .выходов — к первой группе входов узла канальных передатчиков, первая и вторая группы выхо-. дов которого являются соответственно группой абонентских информационных 55 выходов устройства и группой абонентских выходов сигналов идентификации . устройства, а вторая группа входов соединена i первым выходом узла синхронизации передачи данных, третьим выходом узла синхронизации выдачи байтов состояния, первым выходом узла синхронизации выдачи собственного адреса и первым и вторым выходами узла дешифрации команд выборки, первый выход которого подключен к второму входу узла синхронизации выдачи собственного адреса.

Узел синхронизации выдачи собственного адреса содержит два триггера, два формирователя импульса, элемент задержки, элемент ИЛИ, два элемента НЕ и два элемента И, причем вход установки первого триггера подключен через первый формирователь импульса к выходу первого элемента И, а вход сброса — к выходу элемента ИЛИ и входу сброса второго триггера, вход установки которого через последовательно соединенные элемент задержки и второй формирователь импульса соединен с выходом первого триггера, первые входы первого и второго элементов И соединены с вторым входом узла, второй вход первого элемента И подключен к выходу первого элемента НЕ, вход которого и второй вход второго элемента И образуют группу входов узла, первый вход элемента ИЛИ является первым входом узла, а второй вход подключен к выходу второго элемента И и через второй элемент НЕ к второму выходу узла, выходы первого и второго триггеров являются соответственно третьим и первым выходами узла.

Узел синхронизации выдачи байтов состояния содержит два триггера, два элемента HE три формирователя импульсов, три элемента ИЛИ, элемент задержки и три элемента И, причем первый вход первого элемента ИЛИ подключен через последовательно соединенные первые формирователь импульса и элемент НЕ к шестому входу узла, второй вход — через второй формирователь импульса к четвертому входу узла и входу второго элемента НЕ, а выход — к входу установки первого триггера, вход сброса которого подключен к входу сброса второго триггера, первому выходу узла и выходу второго элемента ИЛИ, первый вход которого является вторым входом узла, а второй вход подключен к выходу gepвого элемента И, первый и второй

1133590 входы которого являются соответственно третьим и первым входами узла, первые входы второго и третьего элементов И вЂ” соответственно пятым и седьмым входами узла, вторые входы 5 соединены с выходом первого триггера и вторым выходом узла, а выходы — соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого через последовательно сое- 1о диненные третий формирователь импульса и элемент задержки подключен к входу установки второго триггера, выход которого является третьим выходом узла, третий вход третьего 15 элемента И соединен с выходом второго элемента НЕ.

Узел согласования формата данных содержит два триггера, переключатель . формата, генератор тактовых импульсов, делитель частоты, два элемента НЕ, восемь элементов И, четыре элемента ИЛИ и два формирователя импульсов, причем вЫходы первого и

25 второго элементов И соединены соответственно с входами установки первого и второго триггеров, входы сброса которых соединены с выходом первого элемента ИЛИ, выход второго элемента ИЛИ является третьим выходом О

ЗО узла, а первый и второй входы подключены соответственно к выходам третьего и четвертого элементов И, первые входы которых соединены с четвертым входом узла, вторые входы — соответ- 3S ственно с первыми входами пятого и шестого элементов И и первым и вторым выходами переключателя формата, вход которого соединен с нулевой шиной источника питания, третий вход третье- 40

ro элемента И вЂ” с выходом генераторатактовых импульсов и через делитель частоты с третьим входом четвертого элемента И, второй вход пятого элемента И вЂ” с первым входом узла и че- 4> рез первый формирователь импульса с первым входом третьего элемента ИЛИ, вторым входом подключенного через второй формирователь импульса к прямому выходу второго триггера, а выхо- O дом — к второму входу шестого элемента И, первый и второй входы седьмого и восьмого элементов И соединены соответственно с прямым и инверсным выходами второго триггера, вторые 55 входы - с четвертым входом узла, а выходы образуют второй выход узла, первый и второй входы четвертого элемента ИЛИ соединены соответственно с выходами пятого и шестого элементов И, а выход является первым выходом узла, первый вход первого элемента И вЂ” третьим входом узла, второй вход соединен с вторым выходом переключателя формата, первый вход первого элемента ИЛИ вЂ” через первый элемент НЕ с первым входом узла, втброй вход является пятым входом узла, первый вход второго элемента И соединен с вторым входом узла и через второй элемент НЕ с третьим входом первого элемента И, а второй вход — с выходом первого триггера.

На фиг.1 представлена блок-схема устройства, на фиг.2-8 — функциональные схемы узла дешифрации команд выборки, узла синхронизации выдачи собственного адреса, узла синхронизации выдачи байтов состояния, узла синхронизации передачи данных, узла дешифрации команд общего сброса, узла согласования формата данных, выходного коммутатора информации соответственно, на фиг.9 — блок-схема алгоритма управления устройством на строке 3ВМ.

Устройство (фиг.1) содержит узел

1 дешифрации команд выборки, узел 2 синхронизации выдачи собственного адреса, узел 3 синхронизации выдачи байтов состояния, узел 4 синхронизации передачи данных, узел 5 дешифрации команд общего сброса, узел 6 согласования формата данных, выходной коммутатор 7 данных, узел 8 канальных усилителей-приемников, узел 9 канальных усилителей-передатчиков, датчик

10 информации, информационный вход 11 устройства, шину 12 выхода пуска датчика устройства, шину 13 входа готовности устройства, группы абонентских информационных выходов 14 и абонентских выходов 15 сигналов идентификации устройства, группы канальных информационных. входов 16 и канальных входов 17 сигналов идентификации устройства, первую группу выходов 18 и шины 19-25 второй группы выходов узла 8 канальных усилителей-приемников, шины 26-30 первой группы входов и вторую группу выходов 31 узла 9 канальных усилителей-передатчиков, пе-. реключатель 3? формата узла 6, шины

33-44 связей между узла устройства, шины 45-52 группы входов 18, шины

53-61 группы выходов 31 и шины 62-77

7 1133590 информационного входа 11, шины 78 и 79 выходов переключателя 32.

Узел 1 дешифрации команд выборки, содержит (фиг.2) триггеры 80 и 81, элементы И 82-85, элементы НЕ 86, 5

86 и 87, элемент ИЛИ 88. г

Узел синхронизации выдачи собственного адреса содержит (фиг.3) элементы И 89 и 90, элементы НЕ 91 и

92, элемент ИЛИ 93, формирователи 94 и 95 импульса, триггеры 96 и 97, элемент 98 задержки.

Узел 3 синхронизации выдачи байтов состояния содержит (фиг.4) второй триггер 99, .формирователи 100102 импульса. элемент 103 задержки, элементы И 104-106, элементы НЕ 107 и 108, элементы ИЛИ 109-111, первый триггер 112.

Узел 4 синхронизации передачи 20 данных содержит (фиг. 5) второй-четвертый формирователи 113-115 импульса, элементы И t 16-119, триггеры 120123, элемент HE 124, элемент 125 задержки, элемент ИЛИ 126 и первый фор- 2 мирователь 127 импульса.

Узел 5 дешифрации команд общего сброса содержит (фиг.6) элементы ИЛИ

128 и 129, элементы HE 130 и 131, элементы И 132 и 133, формирователь gp

134 импульса и элемент И 135.

Узел 6 согласования формата данных содержит (фиг.7) триггеры 136 и

137, элементы И 138-145, элементы ИЛИ 146-149, формирователи 150 и 151 импульсов, генератор 152 тактовых импульсов, делитель 153 частоты и элементы НЕ 154 и 155.

Выходной коммутатор 7 информации содержит (фиг.8) элементы ИЛИ 156- 40

164, элементы И 165-200, формирователь 201 контрольного разряда .и шину

202 логической единицы.

Устройство работает следующим образом. 4S

Управляющая программа ЭВМ обеспечивает жесткую схему процедуры передачи данных устройством, включающую три фазы: последовательность начальной выборки, передачу данных, после- SO довательность окончания.

В последовательности сигналов начальной выборки канал 3ВМ выбирает одно определенное внешнее устройство из большого числа устройств, одновременно (параллельно) физически подключенных к каналу, передает ему команду на выполнение операции и принимает от него байт состояния, который указывает, может ли данное устройство выполнить операцию передачи данных. 1

На уровне обмена сигналами эта процедура реализуется следующим образом. Канал возбуждает (т.е. устанавливает логическую "единицу") шину 19 РАБ-К (все последующие сигналы имеют смысл лишь при возбужденной шине 19 РАБ-К). Канал помещает на информационные шины 18 (ШИН-К1

ШИН-КО) адрес внешнего устройства и возбуждает шину 20 АДР-К. Установленные на шинах 18 сигналы становятся доступными для всех внешних устройств, физически подключенных к данному каналу, однако логически .подключается к нему лишь то из них, собственный адрес которого совпадает с адресом, установленным на шинах 18.

Устройство, опознавшее себя, блокирует распространение сигнала по шине

21 ВБР-К и как только в следующий момент времени канал возбуждает шину 21

ВБР-К, в ответ внешнее устройство возбуждает и удерживает до конца работы шину 27 РАБ-А, кроме того, помещает на свои выходные информационные шины 31 ШИН-А7-ШИН-АК свой собственный адрес и возбуждает шину 28

АДР-А.

Канал сбрасывает сигнал АДР-К на шине 20, проверяет адрес подключившегося внешнего устройства и, если он совпадает с требуемым, то помещает на информационные шины 18 байт команды, после чего возбуждает шину 25 УПР-К.

В ответ на УПР-К внешнее устройство сбрасывает со своих выходных шин предыдущую информацию (адрес и

АДР-К), помещает на них начальный байт состояния и возбуждает шину 29

УПР-А.

Получив байт состояния, канал проверяет его и, если во всех разрядах байта нули (т.е. внешнее устройство исправно, не занято и может выполнить операцию), сбрасывает со своих шин предыдущую .. информацию и возбуждает шину 24 ИНФ-К. В ответ внешнее устройство сбрасывает байт состояния и сигнал УПР-А.

На этом последовательность начальной выборки заканчивается и начинается процедура передачи данных.

1133590

Как только устройство сформировало первый байт данных, поступивший от датчика 10, выработав для него контрольный разряд (признак нечеткости), оно помещает его на шины 31 (ШИН-А7ШИН-АК) и возбуждает шину 30 ИНФ-А.

Канал снимает сигнал ИНФ-К с шины

24, принимает байт, вырабатывает контрольный разряд, сравнивает его с полученным и при совпадекии вновь воз- 10 буждает шину 24 ИНФ-К. В ответ устройство снимает с шины 30 сигнал

ИНФ-А, сбрасывает данные с шин 31 и как только сформируется очередной байт, помещает его на информационные 15 шины 31 и вновь возбуждает шину 30

ИНФ-А. В дальнейшем всякий новый байт со стороны устройства сопровождается сигналом ИНФ-А, всякий раз, приняв очередной байт, канал отве- 20 чает ИНФ-К.

Программа, управляющая работой устройства, обеспечивает счет переданных байтов. Сосчитав последний байт, она "извещает" об этом канал. 25

Канал, приняв последний байт, возбуждает в ответ на сигнал ИНФ-А шину 25 УПР-К, что означает для устройства в этом случае указание перейти.к процедуре окончания. 30

В процедуре последовательности окончания устройство сопряжения помещает на выходные информационные шины 31 конечный байт состояния (четвертый и пятый разряд байта в

"единице", что означает успешное завершение работы) и возбуждает шину

29 УПР-А. Канал в ответ на. сигнал УПР-А отвечает сигналом ИНФ-К и снимает сиг- 4О нал ВБР-К. Устройство осуществляет общий сброс и отключается от канала.

Выборка устройства обеспечивается узлом 1. Канал возбуждает сигнал

РАБ-К, который поступает на шину 19 и подготавливает к работе элемент И 83 (фиг.2).

Вслед за этим канал помещает на информационные шины 18 ШИН-К1-ШИН-К0 байт адреса устройства (в нашем случае 77 в двоичном коде 11101110) и .возбуждает шику 20 АДР-К. Код адреса устройства поступает на шины 18 и далее на вход элемента И 82. При этом разряды кода адреса, содержащие 55 нули, инвертируются элементами НЕ 86.

На выходе элемента И 82 устанавливается "единица", разрешающая работу элемента И 83. В тот момент, когда канал возбуждает шину 20, сигнал высокого уровня поступает иа вход эле-, мента И 83 и устанавливает в единичное состояние триггер 80. Прямым выходом триггер 80 разрешает работу элемента И 84, а инверсным выходом запрещает работу элемента И 85, блокируя тем самым цепь распространения сигнала ВБР-К к другим внешним устройствам.

В следующий момент времени канал возбуждает сигнал выборки ВБР-К, который поступает на шину 21 и далее на входы элементов И 84 и 85. Так как работа элемента И 85 запрещена инверсным выходом триггера 80, то сигнал ВБР-К дальше не распространяется. Срабатывает лишь элемент И 84 и устанавливает в единичное состояние триггер 81. При этом своим инверсным выходом триггер 81 запрещает работу элемента И 85, а прямым выходом возбуждает шину 27 (сигнал РАБ-А). Сигнал РАБ-А разрешает работу узлов 2-5 устройства и через канальные передатчики узла 9 поступает в канал ЭВИ.

В ответ на сигнал РАБ-А канал снимает с шины 20 сигнал АДР-К. При этом логический "нуль", установившийся на шине 20, инвертируется элементом НЕ 87 и через элемент ИЛИ 88 сбрасывает в исходкое состояние триггер 80. При этом триггер 81 остается в единичном состоянии до окончания процедуры передачи данных. Логический "нуль", установившийся после сброса каналом сигнала АДР-К на шине 20, поступает в узел 2 (фиг.3). Проинвертированный на элементе НЕ 91 сигнал АДР-К разрешает работу элемента И 89, к другому " входу которого по шине 27 приложен сигнал высокого уровня РАБ-А. В результате запускается формирователь

94, который устанавливает в единич-. ное состояние триггер 97. Сигнал высокого уровня с выхода 35 поступает на вход выходного коммутатора 7, обеспечивая помещение на информационные шины 31 байта собственного адреса устройства.

Этот же сигнал запускает формирователь 95. Короткий импульс, сформированный им, задерживается элементом

98. задержки, и затем устанавливается, в единичное состояние триггер 96, прямой выход которого возбуждает ши ну 28 АДР-А, извещая канал о том, что на информационных шинах 31 нахо»

1133590

12 дится байт собственного адреса устройства. Задержка импульса с выхода формирователя 95 необходима для того чтобы обеспечить выработку контрольного разряда байта собственного 5 адреса формирователем 201 и засылку его на шиау 61 ШИН-АК, прежде чем будет возбужден сигнал АДР-А на шине

28. По сигналу АДР-А канал принимает байт адреса, проверяет, соответствует ли принятый адрес адресу требуемого устройства, и при успешном результате проверки помещает на информационные шины 18 байт команды, после . чего возбуждает сигнал УПР-К. Ввиду того, что данное устройство предназначено только для передачи в ЭВМ данных от внешнего неноменклатурного датчика информации, например микрофона при речевом вводе, отпадает не- 20 обходимость дешифрации байта команды з и выработки соответствующих управляющих сигналов, обеспечивакщих ее выполнение.

Если в ответ на сигнал АДР-А ка- 25 нал отвечает сигналом УПР-К, то в данном случае это является указанием для устройства сообщить, способно ли оно выполнить операцию передачи . данных и, если да, то нача.ть передачу. Сигнал УПР-К поступает по шине

25 в узел 2 на вход элемента И 90.

Так как на другой вход его воздействует высокий логический уровень сигнала РАБ-А с шины 27, то на выходе элемента И 90 устанавливается "единица", сбрасывающая через элемент ИЛИ

93 триггеры 97 и 96. В результате этого с информационных выходов 31 снимается байт собственного адреса О и сигнал АДР-А с шины 28. Сигнал с выхода элемента И 93 инвертируется на элементе НЕ 92 и подается через выходы 31 на первый вход элемента И

106, запрещая его работу (фиг.4).

В тот момент, когда в результате сброса в исходное состояние триггеров

97 и 96 бып снят сигнал АДР-А, по шине 28 через элемент НЕ 107 запускается формирователь 100 и через

50 элемент ИЛИ 109 устанавливает в единичное состояние триггер 112. При этом сигнал высокого уровня с его выхода через шину 38 поступает на вход выходного коммутатора 7 и обеспечивает выдачу на шину 31 начально55 го байта состояния. Кроме того, сигнал с выхода триггера 112 поступает на второй вход элемента И 106, на третий вход которого поступает по шине 36 проинвертированный элементом НЕ 108 сигнал с прямого выхода триггера 123,.находящегося в исходном состоянии (фиг.5). После сброса сигнала АДР-А на шине 28 канал снимает на шине 25 сигнал УПР-К, вследствие чего на шине 34 устанавливается потенциал высокого уровня. Элемент И 106 срабатывает и через элемент ИЛИ 111 запускает формирователь

102. Короткий импульс с выхода формирователя 102 задерживается элементом 103 задержки, после чего устанавливает в единичное состояние триггер

99, В результате этого на шине 29 возбуждается сигнал УПР-А, извещающий канал о том, что на информационных шинах 31 помещен начальный байт состояния. Канал проверяет его и, если все разряды байта содержат нули, возбуждает сигнал ИНФ-К на шине 24.

Сигнал ИНФ-К поступает на вход элемента И 104 (фиг.4). На первый вход элемента И 104 по шине 27 поступает сигнал РАБ-А, который удерживается до кЬнца передачи данных.

Элемент И 104 срабатывает и через элемент ИЛИ 110 осуществляет сброс в исходное состояние триггеров 112 и

99, после чего с шин 28 и 31 снимаются сигнал УПР-А и байт начального состояния.

Одновременно сигнал с выхода элемента ИЛИ 110 постуйает на шине 37 на вход элемента ИЛИ 126 (фиг.5), который запускает формирователь 113.

Импульс с выхода формирователя 113 осуществляет предварительный сброс триггеров 120 и 122, управляющих передачей данных, и через элемент НЕ 124 запрещает работу элемента И 117. Эта мера предосторожности позволяет предотвратить случайный запуск триггера

120 в момент, когда в. нем происходят переходные процессы, связанные с его сбросом.

Одновременно импульс с выхода фор О мирователя 113 устанавливает в еди" яичное состояние триггер 121 ("запомнить" ИНФ-k), выход которого подключен к входу элемента И 116, разрешая в дальнейшем его работу, а также к шине 41. Потенциал высокого уровня с шины 41 поступает на вход узла б.

Поясним назначение узла б согласования формата данных. Обмен данны13 1133590 ми между датчиком 10 информации и устройством осуществляется, например, в старт-стопном режиме. Устройство возбуждает сигнал "Пуск" по шине 12, по которому датчик 10 формирует квант данных. В течение периода формирования устройство находится в режиме ожидания (стоп-режим).

После того как датчик 10 сформировал квант информации на своем выходном регистре (не показан), он возбуждает на шине 13 сигнал "Готов", который активизирует устройство на считывание запрошенного кванта информации. В следующий момент устрой, ство вновь возбуждает сигнал "Пуск" и т.д.

В том случае, если разрядность выходного регистра датчика не превышает разрядности канала передачи данных, на каждый такт запроса со стороны устройства приходится один такт формирования кванта данных. Однако если разрядность выходного регистра датчика выше (например, в 2 раза) разрядности канала передачи, возникает необходимость организовать на каждый такт формирования данных датчиков 10 два такта. передачи данных, т.е. согласовать форматы данных. В предлагаемом устройстве предусмотрена возможность работы в однобайтовом и двубайтовом режимах путем установки переключателя 32 (фиг.7). Положение переключателя 32, показанное на фиг.7 соответствует, однобайтовому режиму работы.

Итак, потенциал высокого уровня с шины 41 поступает на выходы элементов И 140 и 141, разрешая их работу. 40

Однако на второй вход элемента И 141 через шину 77 с переключателя 32 подан нулевой потенциал, запрещающий его работу, в то время как на второй вход элемента И 140 через шину 76 45 подан потенциал, эквивалентный высокому уровню. Так как третий вход элемента И 140 подключен к выходу генератора 152, то импульсы тактовой частоты поступают через элемент ИЛИ SO

147 на шину 12 сигнала "Пуск" датчика 10 информации. Спустя некоторое время после поступления первого импульса "Пуск" датчик 10 помещает на свой выходной регистр байт информа- 55 ции и возбуждает сигнал "Готов", который поступает по шине 13 на второй вход схемы И 142. Так как на

14 первый вход элемента И 142 подан че1 рез шину 76 потенциал, эквивалентный- высокому уровню, то элемент И 142

l срабатывает, и сигнал с его выхода через элемент ИЛИ 149 и шину 40 запускает формирователь 127 (фиг.5).

Короткий импульс с выхода формирователя 127 поступает на вход элемента И 117, на других входах которого приложены потенциалы высокого уровня, (сигнал РАБ-А на шине 27 удерживается до конца передачи данных, триггер 121 установлен в "единичное" состояние, разрешает работу элемента И 116 по одному входу, триггер 123 находится в "нулевом" состоянии и "единица" на его инверсном выходе разрешает работу элемента И 116 по другому входу, на выходе формирователя 113 удерживается потенциал низкого уровня, который через элемент НЕ 124 также разрешает работу элемента И 117).